数字电路与自动化课程设计报告数字智能四路抢答器.docx
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数字电路与自动化课程设计报告数字智能四路抢答器
《数字电路与自动化》课程设计报告
数字智能四路抢答器
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年月日
一、设计目的
1、认识基本逻辑门电路的功能，及其使用方法。
2、掌握译码器、编码器的工作原理和特点。
3、掌握译码的逻辑功能，了解常用集成译码器件的使用方法。
4、进一步加深VHDL语言的编程能力。
5、验证组合逻辑电路的逻辑功能，与设计方法，实现组合逻辑电路设计的理论与实际相结合。
6、掌握计数器的功能及使用方法，并且了解ne555的逻辑作用。
二、设计要求
基本要求：
1、设计一个可供4名选手参加比赛的智力竞赛抢答器。
4名选手编号为：
1，2，3，4各有一个抢答按钮，按钮的编号与选手的编号对应，也分别为1，2，3，4。
2、给主持人设置一个控制按钮，用来控制系统清零（抢答显示数码管灭灯）和抢答的开始。
3、抢答器具有数据锁存和显示的功能。
抢答开始后，若有选手按动抢答按钮，该选手编号立即锁存，并在抢答显示器上显示该编号，同时二极管亮灯提示，封锁抢答按钮即禁止其他选手抢答。
抢答选手的编号一直保持到主持人将系统清零为止。
4、该抢答器具有定时（25秒并且时间可调）抢答的功能。
当主持人按下开始按钮后，定时器开始计时，定时显示器显示时间，若无人抢答，倒计时结束时，二极管亮灯。
参赛选手在设定时间（25秒）内抢答有效，抢答成功，发光二极管亮，同时定时器停止计时，抢答显示器上显示选手的编号，定时显示器上显示抢答时间，并保持到主持人将系统清零为止。
5、如果抢答定时已到，却没有选手抢答时，本次抢答无效。
发光二极管发光提示，并封锁输入编码电路，禁止选手超时后抢答，时间显示器显示25。
6、可用石英晶体振荡器或者555定时器产生频率为1Hz的脉冲信号，作为定时计数器的CP信号。
要求扩展：
*7、可利用PCB制版；
*8、可调抢答时间；
*9、时间计时可逆；
*10、无线抢答。
三、方案论证与比较
方案一：
利用一个74LS148编码器与两个74LS279触发器以及CD4511译码器构成抢答电路，用两片74LS192及两个74HC00与非门、八个74HC32或门、一个ne555产生1秒的脉冲，构成进制计数器，用六个74LS04非门、一个与门7408、一个74LS21来实现抢答部分与计时部分的连接，用开关控制脉冲达到暂停与复位，时间到用发光二极管亮来实现报警。
方案二：
利用四个按钮开关和CD4511译码器做抢答电路，用4068的8输入与非门反馈回CD4511的LE端的反馈回路来实现锁存功能，利用三极管的基极是否有电压来控制发光二极管的亮与否，用两片74ls160与cd4511和7个单刀双掷开关来实现100以内整十的计数部分，利用ne555产生脉冲以实现一秒的计数。
利用JK下降沿触发器来实现电路计数的暂停。
方案三：
利用四个按钮开关和CD4511译码器做抢答电路，用4068的8输入与非门反馈回CD4511的LE端的反馈回路来实现锁存功能，利用三极管的基极是否有电压来控制发光二极管的亮与否，用两片74ls160与cd4511和14个单刀双掷开关来实现100以内任意计数部分，利用ne555产生脉冲以实现一秒的计数。
利用JK下降沿触发器来实现电路计数的暂停。
综上所述得方案一虽然符合要求又可以实现计数的可逆，但是由于其使用的芯片太多，成本过高，不适用于实际中，方案二由于只能达到100以内整十的计时不符合要求，所以做了方案三的改进，方案三竟符合要求，又芯片使用适量，符合实际，所以选用方案三。
四、电路原理、电路图
总电路图如附图1所示，抢答电路由四个按钮开关，译码器CD4511构成，当有选手波动按钮后经译码器译码后输出相应的选手号，由于3号选手的二进制是0011所以需要用两个二极管来实现，例如当开关S置于"开始"时，抢答器处于等待工作状态，当有选手将键按下时（如按下S3），4511的输出经反馈锁存后，A=1B=1,CD4511处于工作状态，abcdefg=1111001,经译码显示为"3"。
此外，经4068反馈后，CD4511处于锁存状态，封锁其他按键的输入并且锁存抢答的选手号和抢答时间。
计时电路由NE555产生一秒的脉冲经过74LS160计数并经过CD4511译码后输出，图中的14个单刀双掷开关是以实现任意进制用，只要将相应的开关接对即可实现任意进制计时，值得注意的是由于1（数码管显示bc段）和7（数码管显示abc段）的反馈条件与初始的0（数码管显示abcdef段）的条件冲突，同理9的条件和8重合，所以无法实现含有1、7、9的进制数，所以必须在个位数和十位数上再引出一路由数码管d段为低电平时控制。
例如当要设定25秒，由于个位数的5是数码管BE端不亮时才显示5，则将接到4068的BE单刀双掷端口波动为高电平，当数据跳动到5（ACDFG亮）时加上预设的BE高电平所以4068输出低电平，同理十位数可得，此信号反馈回CD4511的LE锁存端锁存，当拨动双联开关后，进行复位，此时抢答器和计数器同时被置0，接着脉冲发生电路（NE555组成的电路）开始工作，计时器开始计时。
电路的暂停是由JK触发器构成的电路实现，当按下暂停开关键JK触发器得到一个下降沿则JK触发器翻转，端口控制NE555和CD511的锁存端，则电路暂停，只有再按下暂停键才可以继续计数或者直接复位键从头开始。
1、抢答电路：
抢答电路原理图
抢答电路由四个按钮开关，译码器CD4511构成，当有选手波动按钮后经译码器译码后输出相应的选手号，由于3号选手的二进制是0011所以需要用两个二极管来实现，例如当开关S置于"开始"时，抢答器处于等待工作状态，当有选手将键按下时（如按下S3），4511的输出经反馈锁存后，A=1B=1,CD4511处于工作状态，abcdefg=1111001,经译码显示为"3"。
此外，经4068反馈接到CD4511的LE锁存端后，CD4511处于锁存状态实现一旦有选手抢答则其他选手抢答无效且封锁其他按键的输入并且锁存抢答的选手号经图中LE接到计时端口从而实现有选手抢答则显示抢答时间。
，此时三极管的b极有电压则三极管工作所以发光二极管亮。
2、计时部分：
计时电路原理图
计时电路由NE555产生一秒的脉冲经过74LS160计数并经过CD4511译码后输出，图中的14个单刀双掷开关是以实现任意进制用，只要将相应的开关接对即可实现任意进制计时。
例如当要设定25秒，由于个位数的5是数码管BE端不亮时才显示5，则将接到4068的BE单刀双掷端口波动为高电平，当数据跳动到5（ACDFG亮）时加上预设的BE高电平所以4068输出低电平，同理十位数可得，经74LS00后输出高电平接到CD4511的LE锁存端并且三极管的b极有电压所以三极管工作则发光二极管亮，当拨动双联开关后，进行复位，此时抢答器和计数器同时被置0，接着脉冲发生电路（NE555组成的电路）开始工作，计时器开始计时。
电路的暂停是由JK触发器构成的电路实现，当按下暂停开关JK得到一个下降沿则JK触发器翻转，端口控制NE555和CD511的锁存端对电路进行暂停。
（三）、时序控制部分：
时序控制电路原理图
本电路由NE555构成振荡器由3脚输出使74LS160处于正常计数工作状态。
图中滑动变阻器Rp是来控制脉冲周期用以达到精确的一秒脉冲保证了定时计数的准确性，时序控制电路是抢答器计时设计的关键，它主要是给予74LS160一秒的脉冲，以使74160开始计数而达到抢答时间。
五、硬件制作与调试
制作过程：
1.首先在仿真软件中将自己所设计的电路进行仿真以确保方案的可行性，然后在protel99SE软件中制作出PCB板电路图一定要注意合理布板，然后用油纸将电路图打印出来，再将打印好的图纸用熨斗高温压印在铜板上，查看是否有断线用油笔补全，最后使用三氯化铁将铜板上的铜腐蚀完成、冲洗、打孔。
2.根据已经排版好的PCB的排版图在打好孔的电路板上合理的安装元器件。
并进行焊接，焊接时注意从低元件先开始焊接，焊接时尽可能保证一次焊接，出现不能直接焊接时进行线路跳焊，完成后用万能表电阻挡测电路是否有短路断路现象以及元件是否有损坏。
调试过程：
首先对各个元件进行检测，保证元件是完好的，减少因为元件坏了而照成的各种错误以至于到后面给电路照成不应该的错误而测试不出来。
开始时电路的指示灯不亮但数码管有显示，通过检查电路发现电路有虚焊现象，在硬件调整过程中，由于一个焊盘太大，导致焊盘与一条导线碰在一起，出现了抢答时间出现了混乱，经过检查电路，解决了这个问题，但是一个问题解决随之又出现了另外一个问题，后来一个一个的问题都解决了，也经过精心检查以及万用表的测试终于可以实现大部分的设计要求了，到后面由于我们的方案是采用在数码管的abcdefg七段上接反馈来实现100以内任意进制，这种方法使得电路的进制在设定要求上存在冲突，即1和7在反馈要求上与0的要求冲突9与8的要求冲突，使得电路无法正常实现要求，经过询问老师以及老师的耐心详细讲解下终于懂得了问题出在哪里，后来经过对电路一步一步的查看，以及对原理的深刻理解，终于在原来板上外接了一路电路来单独实现含有1、7、9的进制功能，终于电路符合全部设计要求，心情一片舒坦。
这次我们设计了三个板，制出的板成功了，并且那两个板是在前一个的基础上进行拓展的，所以感觉无比的快乐，目前我们的板也是独一无二的。
把剪掉的管脚拿来当跳线，增加整个硬件的美观。
六、设计小结
通过此次试验，深刻感受到了科学的魅力以及科学的严谨性，你必须一丝不苟的完成没一个步骤一旦中间环节疏漏就可能前功尽弃，也让我从实验中更清楚的了解了芯片的管脚走向以及管脚电压电流等参数的重要性，更好的掌握了与巧妙的运用各芯片的作用功能。
更使我加深了所学的知识以及从中很好的拓展，从而能使我在今后的学习中更好的抓住重点，理解专业上的知识，解决相应的问题；其次，大大提高了自己的动手能力和试验分析与逻辑能力，并增强了与小组成员之间的团队协作精神。
只有大家对哦发挥自己所长才能更好的完成任务。
在此次实验中，从一开始的看到设计要求的一头雾水到现在的成功调试出来结果，一路走来真的感触颇深，首先是仿真，我们仿真了很多的电路，根据同学们的不同的电路，从中也摸索了自己的电路，也设计出了两个不同的方案，最后在画PCB板时由于一个方案跳线太多而最终我们决定只朝那个排版好的电路方向调试。
在话PCB软件时画到了三点多吵到了舍友，被逼无奈，躺下睡觉，第二天起来继续画，做下去画到两点多都还没吃饭，就去制版，到后面电路焊好调试出来无比激动，但后面又出现了问题心情也很失落，有时候想其实拿其它能用的来也可以啊，但我们没有，是因为我们要看到自己的成绩，要对得起老师所教的知识，所以我们一直坚持我们的，自己调试，始终坚持自己的板，但也碰到问题问他们，他们也很乐意帮忙，一路走来也很谢谢学长学姐的鼓励与对我们那么的有信心，一直坚信我们自己能做出来，我们坚信一定能行的，所以我们一直朝着自己的方向前进。
不辜负他们对自己的期望。
也是为了把老师教我们的知识学以致用。
这次能把电路做好是因为老师平时的指导，谢谢老师，看到我们目前独一无二的板也无比的自豪。
当实际电路不行时，我们可以饭不吃在那边调试制版，画图我们可以熬夜。
也相信付出与成功是成正比的。
最重要的是，这次试验之后，我拓展了很多知识，我深刻感受到了自身知识的缺乏，但是，我找到了对这门学科的兴趣，希望老师在今后的学习中能给予更多的指导。
七、参考书目：
1、《电子技术基础数字部分（第四版）》高等教育出版社2003年主编：
康华光
2、《数字电路与逻辑设计》清华大学出版社主编：
罗中华
3、《数字电子技术基础》第一版科技出版社2008年主编：
潘明、潘松
4、《数字电子技术实验指导》苏州出版社
5、《COMS数字电路应用300例》中国电力出版社主编：
肖景和
6、《数字电子技术实验教程》化学工业出版社
7、《数字电子技术实验与教程》人民邮电出版社主编：
邱寄帆唐程山
8、《数字电子技术-实验指导》汪一鸣，胡勇，陈红仙主编
9、《数字电子技术-实验教程》周晓霞主编，蒋彦副主编
9、
10、
附：
编程：
vhdl语言
1、抢答部分
libraryieee;
useieee.std_logic_1164.all;
entitysiluis
port（clk:
instd_logic;
a,b,c,d:
instd_logic;
a1,b1,c1,d1:
outstd_logic;
states:
outstd_logic_vector（3downto0））;
endentitysilu;
architectureartofsiluis
constantw1:
std_logic_vector（3downto0）:
="0001";
constantw2:
std_logic_vector（3downto0）:
="0010";
constantw3:
std_logic_vector（3downto0）:
="0100";
constantw4:
std_logic_vector（3downto0）:
="1000";
begin
process（clk,a,b,c,d）is
begin
ifclk='1'thenstates<="0000";a1<='0';b1<='0';c1<='0';d1<='0';
elsif（a='1'andb='0'andc='0'andd='0'）then
a1<='1';b1<='0';c1<='0';d1<='0';states<=w1;
elsif（a='0'andb='1'andc='0'andd='0'）then
a1<='0';b1<='1';c1<='0';d1<='0';states<=w2;
elsif（a='0'andb='0'andc='1'andd='0'）then
a1<='0';b1<='0';c1<='1';d1<='0';states<=w3;
elsif（a='0'andb='0'andc='0'andd='1'）then
a1<='0';b1<='0';c1<='0';d1<='1';states<=w4;
endif;
endprocess;
endarchitectureart;
2、计时电路部分
Libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityjisiis
port（clr,ldn,en,clk:
instd_logic;
ta,tb:
instd_logic;
qa:
outstd_logic_vector（3downto0）;
qb:
outstd_logic_vector（3downto0））;
endentityjisi;
architectureartofjisiis
signalda:
std_logic_vector（3downto0）;
signaldb:
std_logic_vector（3downto0）;
begin
process（ta,tb,clk）is
begin
ifclk='1'then
da<="0000";
db<="0000";
else
ifta='1'then
da<=da+'1';
endif;
iftb='1'then
db<=db+'1';
endif;
endif;
endprocess;
process（clk）is
variabletmpa:
std_logic_vector（3downto0）;
variabletmpb:
std_logic_vector（3downto0）;
begin
ifclk='1'thentmpa:
="0000";tmpb:
="0110";
elsifclk'eventandclk='1'then
ifldn='1'thentmpa:
=da;tmpb:
=db;
elsifen='1'then
iftmpa="0000"then
tmpa:
="1001";
iftmpb="0000"thentmpb:
="0110";
elsetmpb:
=tmpb-1;
endif;
elsetmpa:
=tmpa-1;
endif;
endif;
endif;
qa<=tmpa;qb<=tmpb;
endprocess;
endarchitectureart;
3、译码部分电路
Libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityyimis
port（ain4:
instd_logic_vector（3downto0）;
dout7:
outstd_logic_vector（6downto0））;
endyim;
architectureartofyimis
begin
process（ain4）
begin
caseain4is
when"0000"=>dout7<="0000001";
when"0001"=>dout7<="1001111";
when"0010"=>dout7<="0010010";
when"0011"=>dout7<="0000110";
when"0100"=>dout7<="1001100";
when"0101"=>dout7<="0100100";
when"0110"=>dout7<="0100000";
when"0111"=>dout7<="0001111";
when"1000"=>dout7<="0000000";
when"1001"=>dout7<="0000100";
whenOtHERS=>dout7<="1111111";
endcase;
endprocess;
endarchitectureart;
附图1
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