寄存器堆的设计.docx
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寄存器堆的设计
寄存器堆的设计
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寄存器堆设计
1、功能概述：
ＭＩＰS指令格式中的寄存器号是5ｂitｓ,指令可以访问２5＝32个32位的寄存器。
这样的一堆寄存器“堆在一起”构成一个寄存器堆（RegｉsterFilｅ）。
2、接口说明:
寄存器堆模块接口信号说明表
脉冲reg，
复位端reg，
写使能端reg,
写地址reｇ，
写数据ｒeg,
读地址一reg,
读地址二reｇ，
读数据一ｒeg,
读数据二reｇ；
设计思路:
1、复位处理是利用标志位flag实现的,当复位时，flag=0;利用i来计数，当i<３1时,flag都等于0；直到i=32,复位完成,flag＝１,这时，才可以进行写操作。
2、当复位时，需要３2个脉冲才能将寄存器全部复位。
复位未完成,flag一直等于0。
若复位未完成时,进行写操作，这时,并不能写进去，便出错了。
所以,进行32分频，当寄存器可以写入时，复位已完成。
3、设计电路源代码
／/----32个3２位寄存器堆
ｍodulｅregｆiｌｅ（
inpuｔreg, //脉冲
iｎput reg, ／/复位端
inｐuｔ reg， //写使能端
iｎｐut [４：
０]reg读地址一
inｐｕt [４:
0］reｇ读地址二
input [４:
0]reｇ, //写地址
iｎput [31：
0］ｒｅg，／/写数据
ｏutpuｔ [3１：
0]ｒeg读数据一
outｐut［31:
0]reg读数据二
）；
//--－-－--------－--－-－-----------－---
reg [31:
０]ｒegｆiｌｅs［0:
３１]; ／/实现寄存功能
rｅg[4:
０］i; ／/实现ｆlag的变换
ｒeg flaｇ； /／实现复位的标志
ｒeｇrｅｇ; //实现写数据的脉冲
reg[4:
0]count；
／/---３2分频处理
aｌｗayｓ@（poｓeｄgｅregｏrpoｓeｄgereｇ）
begin
ｉf（rｅｇ）
begin
coｕnt<=5'd0;
ﻩreｇ<＝1'b0;
ﻩenｄ
ﻩelseｉf（count<5'ｄ16）
ﻩbegiｎ
ﻩcount<=counｔ＋1＇b1;
end
eｌse
ﻩｂeｇin
ﻩｃount<＝5'd０;
ﻩreg<＝~reg;
end
end
/／---复位处理
alｗａyｓ@（poseｄｇeregoｒpoｓedｇeｒeg）
ｂegin
if（reg）
ﻩｂｅgiｎ
i<=５'ｄ0;
ﻩｆｌaｇ＜=1＇ｂ0;
ﻩeｎdﻩ
elｓe ｉｆ（i<5＇b１1111）
begin
ﻩ i<＝i+1'b1;
flag<=１'b０;
ｅnd
ﻩｅlse
fｌaｇ<＝１'ｂ1；ﻩ
end
//---写操作
always＠（ｐosｅdgｅ rｅｇ）
begin
if（~ｆlag）
ﻩregfileｓ［ｉ]＜=3２＇ｄ0;
else
ｂegin
ｉｆ（rｅg（ｒeｇ'd0）） //写使能端为一,写地址不为零
ﻩbegin
ﻩﻩｒegfiles[rｅg]＜=reg； /／写入
ﻩﻩﻩeｎｄ
ﻩﻩｅnd
ｅnｄ
/／－-－读操作
assignｒeg（ｒeg'ｄ０）?
32'd０:
regfｉｌeｓ[reg];
assignｒeg（reg'd0）?
32'd０:
reｇｆiles［reg];／/
／/-－-----－-－－-－----－－－------－-----－----－--
endmoduｌｅ
4、设计电路仿真
所设计的指令存储器模块电路,采用ISＥ仿真器工具进行了设计仿真验证,验证结果表明存储器功能以及接口时序完全正确，如下是仿真验证的波形图。
附件1是仿真激励源代码。
图５ 寄存器堆电路读写仿真波形图
附件1:
mｏduleｒeg;
ﻩ//Inputs
reｇclk;
ﻩｒeｇrｓt;
ｒｅｇWen；
ﻩreg[4：
0]Raｄｄr_1;
reg［4:
０］ Ｒａｄdr_2;
ﻩreg[4:
0]Wadｄｒ;
ﻩrｅｇ[31:
0]Wdａta；
ﻩ//Outpuｔs
ﻩwire [31:
０]Rｄaｔa_1;
wiｒe [3１：
0]Rｄata＿2;
/／Inｓtaｎtiate thｅUnitUndeｒTeｓt（ＵＵＴ）
reg（
ﻩ.ｒｅg（ｃlk）,
ﻩ.reg（rｓt）,
.ｒeg（Weｎ），
.ｒeg（Raddｒ_１），
ﻩﻩ.reg（Ｒａddｒ_2）,
ﻩ.reg（Wａｄｄr），
ﻩ.reｇ（Wdatａ）,
ﻩ.reg（Rdaｔa_1），
ﻩﻩ.rｅg（Ｒdata_2）
）；
ﻩａlways＃0.25 cｌk<=~clk；
ﻩ
reg［5:
0]j,k;
iｎiｔiａｌbegin
clk=1'b0;
ｒsｔ ＝ １'b1;
ﻩWen = 1'b0;
ﻩRaddr＿１=５'d０;
Rａｄdr_2＝５＇d0;
ﻩﻩWaｄｄr=5＇d０;
ﻩWdata = 32'ｄ0;
ｅnd
ﻩinｉtｉａｌ ｂegｉｎ
#１6rｓt ＝1'b0； ／/复位
＃32Wen=1'b１；Waddr=５＇d５;Ｗｄａta= $rａndom; //写操作
#1６Waddｒ＝ 5＇ｄ30；Wdata= $raｎｄom;
#1６Waddr=5'd0；Wdata=32'hfffｆ；
#1６Wｅｎ=1'b0；Radｄr_1＝ 5＇d5;Raｄdr_2=5'd30; //无法写入无法写入
#16Raddr_1＝５'d0；Ｒａddr＿2＝5'd0;
ﻩ//--－-－----------－-----－-－--－-－-----------
ﻩ＃１６Wen ＝1'b1； //写操作
ﻩfor（j=0;j＜6'ｄ32;j=ｊ+1）
ﻩbegｉｎ
ﻩ＠（ｐosedgeclk） #１６ Wａddr=j;
ﻩﻩWdata=31－ｊ;
ﻩend
ﻩ／／----－-------－-－---－----------－---－－-－－--
＃４８Wｅn＝1'b0； ／／读操作
ﻩﻩfor（k＝0；k＜6'd３２；k＝k＋1）
ﻩﻩbｅgｉn
ﻩ@（ｐosedｇeclk） ＃１6 Radｄr_1＝ ｋ;
ﻩRａｄｄr＿２=31-ｋ;
eｎd
eｎd
endｍodule
ｍodｕlｅrｅg；
／/Inputs
ﻩｒegｃlk；
ﻩregｒｓｔ；
ﻩreg Weｎ;
reg［4：
０]Raｄdr_1;
reg[4:
0]Radｄr_2;
rｅg [4：
０]Ｗａddr；
reｇ[31：
０]Wdatａ；
//Oｕtｐuts
ｗiｒe［3１:
０]Rdａｔa_１;
wｉre[31:
0]Rdata_2;
//Insｔaｎtｉate tｈeUnitＵnderTest （UUT）
ﻩreｇ（
ﻩ.reg（cｌk）,
ﻩﻩ.ｒeｇ（rst）,
ﻩ.reｇ（Wen）,
ﻩ．ｒeg（Raddr_１）,
ﻩ．reg（Radｄｒ＿2），
ﻩﻩ.ｒeg（Ｗaｄdr）,
ﻩ.rｅg（Wdaｔａ）,
ﻩ．ｒeg（Rdａｔa_１）,
.reg（Rdata_２）
）;
ﻩ
ﻩaｌwaｙs#０.２5clk<=~cｌk;
ﻩreｇ［５:
0]j,ｋ;
ﻩ
iｎitｉal begin
ﻩﻩclk=1'ｂ0;
ﻩrsｔ=1＇ｂ1；
ﻩＷeｎ=1＇b０;
ﻩRaｄｄr_1=5'ｄ0;
ﻩＲaddr＿2=5'd0；
ﻩWaddr=5'd0;
ﻩﻩWｄaｔａ = 3２'d0;
end
ｉnｉtialbｅｇin
#16rst=1'ｂ０; ／／复位
ﻩ#32 Wen=1'ｂ１; Wａddｒ=５'d5;Wdata=$ｒandｏm; ／／写操作
#１6Waｄdｒ=5＇d30;Ｗdata =$rａndom;
＃1６ Ｗaddｒ=5'd０；Ｗｄａta=32'hffff;
＃16Ｗen＝1'ｂ0；Raddr＿１＝5'ｄ5；Rａｄdr_２=5'd30; //无法写入无法写入
#16Raddr_1=5'd０;Rａｄdr_2 ＝5'd0；
ﻩ／／-－－－-－－----－--－-－---－--－-------－---－---－
ﻩﻩ#１６ Wen=１'ｂ1; /／写操作
ﻩﻩfoｒ（j=0;j<6'd32；j=j+１）
begｉn
ﻩ@（ｐｏｓedgeｃｌk）#１6Waddr=j;
Wｄata =31－ｊ;
ﻩﻩend
//---－-－-－-－--－--－-----－-－-------－-－-－-－--
ﻩ#４8 Wen ＝ 1'b0; ／/读操作
ﻩfｏr（k＝０;ｋ<６'d32;k=k+１）
ﻩbegin
ﻩ@（ｐosｅdｇecｌk）#16Raddr_1= ｋ；
ﻩﻩＲａddｒ_2=31-k;
enｄ
ﻩｅnｄ
endmoduｌe
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