一种新型高速低抖动低功耗双模预分频器及其在PLL频率综合器中.docx

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一种新型高速低抖动低功耗双模预分频器及其在PLL频率综合器中

第26卷　第1期2005年1月　　

半　导　体　学　报

CHINESEJOURNALOFSEMICONDUCTORS

Vol.26　No.1

　　Jan.,2005

徐　勇　男,讲师,硕士,研究方向为射频与模数混合集成电路设计.

王志功　男,教授,博士生导师,研究方向包括超高速、微波和毫米波集成电路,光电集成电路设计.李智群　男,副教授,博士,研究方向为射频集成电路设计.

2003212205收到,2004203217定稿

2005中国电子学会

一种新型高速低抖动低功耗双模预分频器

及其在PLL频率综合器中的应用

徐　勇1,2　王志功1　李智群1　熊明珍1

（1东南大学射频与光电集成电路研究所,南京　210096

（2解放军理工大学理学院,南京　211101

摘要:

提出了一种零中频两次变频802111a接收机频率合成方案,降低电路功耗的同时,提高了电路可靠性.改进了双模预分频器的结构,提出了一种新型集成“或”逻辑的SCL结构D锁存器.采用0118μm数模混合CMOS工艺投片测试表明,双模预分频器在118V电源下功耗仅5176mW（118V×312mA,RMS抖动小于1%.关键词:

双模预分频器;可编程分频器;低功耗;低抖动

EEACC:

1265B;2570D

中图分类号:

TN79+1　　　文献标识码:

A　　　文章编号:

025324177（20050120176204

1　引言

在无线局域网（WLAN射频前端电路设计中,作为本振源,锁相环型频率综合器是系统设计中的一个重要模块.由于应用于802.11a频段频率合成,

压控振荡器（VCO频率较高,一般采用前置双模预分频与程序分频级联共同完成频率合成.

本设计采用0118μm数模混合CMOS工艺实现了频率综合器的双频段高速、低抖动与低功耗输出.分频器最高速度为415GHz,双模预分频输出均方差相位抖动仅012%,在118V电源电压作用下消耗电流仅312mA.芯片面积为0162mm×0105mm.本设计不以最高速度为惟一追求目标,在综合比较芯片的速度、功耗及工艺条件的基础上,本设计性能更为优良[1~4].

2　频率综合器的总体方案

由于接收机采用了零中频二次下变频方案,频

率综合器需要分别产生4GHz与1GHz两频段本振

信号输出.采用VCO输出作为4GHz频段本振,如图1所示,锁相环分频器部分首先经高速4分频作为1GHz频段本振输出.多点频率综合部分采用双模预分频与程序预置分频相结合方案.考虑到为了尽可能减小环路锁定时间,程序分频器响应时间不宜太长,所以图中双模预分频器（dual2modulus2prescaler,DMP输出频率fDMP不宜太低;但同时考虑到可编程分频器作为数字综合电路,不同工艺工作速度有限,频率fDMP又不宜太高,另外结合系统频点要求及双模预分频器与程序分频器模值组合的特点,最后双模预分频器模值定为除8/9.频率合成整体方案参见图1阴影部分

.

图1　锁相环频率综合器框图

Fig.1　BlockdiagramofPLLfrequencysyn2thesizer

3　前置4分频器设计

前置固定4分频器采用了经典两级D触发器

（DFF2分频级联构成.每一级D触发器分别由基于CMOSSCL结构的主、从锁存器构成,如图2所示.锁

存器电路采用差分结构,提高了射频电路对共模信号的抑制能力.不同于典型差分结构的锁存器设计,本文中的输出级采用了PMOS,NMOS互补耦合对结构替代了单纯NMOS耦合对结构,在保证电路速度的条件下,最大可能地提高输出信号（QP,QN的摆幅.在输出信号摆幅足够强时,该结构锁存器可以直接驱动后级负载电路而不必另行放大.因此本结构在降低设计复杂性的同时,提高了电路的工作速度[1]

.

图2　锁存器单元结构

Fig.2　Circuitschematicoflatch

4　高速8/9双模预分频器设计

8/9双模预分频器框图如图3所示,基本结构由同步4/5变模分频器,异步除2分频器和逻辑控

制三部分构成[3,5].控制信号MC为0时除8输出,MC为1时除9输出.该双模预分频设计采用的是经典的2N/（2N+1模式结构,系统可拓展性、设计可重用性较强.经仿真验证,本方案可以通过简单地增加1,2级异步除2分频器实现16/17和32/33双模预分频,更多模数2N/（2N+1双模预分频器设计依此类推.结合后级程序分频器本方案可以实现任意整数分频,特别适用于频点多而散的频率合成系统.

除4/5变模分频器由3级SCL结构的D触发器与两级“或”门构成,工作在整个除8/9双模预分频器的最高频部分.除8/9双模预分频器的工作速度主要由其决定,

该部分速度与性能对整个电路的影

图3　8/9双模预分频器框图

Fig.3　Dual2modulusdivide2by28/9prescalerarchitecture

响至关重要,因此对其进行了重点设计与优化.为进

一步提高变模分频速度,借鉴TSPCD触发器集成逻辑门的经验[3],本设计中将“或”门与SCLD触发器作了集成,即如图4所示集成“或”逻辑的D锁存器电路.图中D1与D2为“或”门的两个输入端,VB为直流参考电平,电平值保持110V,由内部电路产生或由外部直接提供.这种集成“或”门的D锁存器不但简化了电路设计,而且避免了单独设计逻辑门而带来的寄生参数的影响,减少了速度的损失

.

图4　集成或逻辑的D锁存器电路结构

Fig.4　D2latcharchitecturewithORinput

同样由于输出级采用了PMOS,NMOS互补耦合对结构替代了单纯NMOS耦合对结构,在保证电路速度的条件下,最大可能地提高了输出信号（QP,QN的摆幅,因此同步除4/5变模分频器内部模块

之间以及与异步除2分频器之间均不需外加差分源跟随器.通过仿真,集成或逻辑的除8/9双模预分频器其工作速度提高10%~20%,另外由于电路的简化,加之电路基本采用差分结构（个别逻辑单元门例外,信号摆幅低,功耗也相应降低.改进后的8/9分频器如图5所示.

图6所示为双模预分频器的仿真波形,输入为前级输出正弦波,MC=1时除9分频的实现源自于

图5　改进型差分结构8/9双模预分频器框图

Fig.5　Improvedarchitectureofdivide2by28/9DMP

8/9双模预分频器中除4/5变模分频的除4与除5

的周期交叠而成.由于仿真时考虑了测试环境,图中

除4/5输出及除8/9输出端加了测试buffer,并带上了模拟负载,包括焊盘电容及测试探针50Ω电阻.图中所示输出即为模拟探针上所得

.

图6　双模预分频器仿真波形

Fig.6　SimulationwavesofDMP

5　版图与测试结果

为了验证方案的性能,我们使用了0118μm数模

混合CMOS工艺实现了该方案,为了先期与PLL主通道部分实现整合测试,在低速程序分频部分暂时用除8和除32分频器代替.图7给出了芯片的显微照片,芯片面积为112mm×0147mm,核心电路面积仅仅为0162mm×0105mm.为了测试方便,电路内部引出了许多节点,为了准确测试核心电路功耗,版图设计中将核心电路与测试buffer电源分开供电.

测试主要分为功耗测试、抖动测试与分频精度测试.功耗测试表明核功耗（含全部三部分串联模块与buffer功耗分别为719mA与17mA,

与仿真值

图7　频率合成模块版图

Fig.7　Layoutoffrequencysynthesizer

7181mA与20mA匹配良好.其中双模预分频部分单

独投片测试核心功耗仅5176mW,基本接近仿真值.4分频最高频率417GHz,图8为41256GHz时4分频输出示波器波形,由图读出频率11055GHz,占空比5015%,均方根（RMS抖动值为2ps仅占输出信号周期的012%.对于除8/9双模预分频器测试,用频谱分析仪准确获得了频率在电平MC的控制下正确切换的信息并且分频精度良好.图9为41256GHz输入经高速4分频后又由双模预分频器除9后的示波器波形.波形显示占空比为5513%,频率为11813MHz.测试结果表明该电路非常准确地完成了双模分频设计要求

.

图8　高速4分频器测试输出波形

Fig.8　Waveformofhigh2speedquarterdivider

6　结论

本文阐述了适用于零中频两次变频802111a接收机方案中频率综合器的分频设计方法.该设计需要同时给系统提供4GHz频段与1GHz频段本振信号,因此设计时没有将双模预分频直接接到VCO之后而是先除4分频后再双模除8/9分频,既提高了电路的稳定性与可靠性,又实现了设计需求的高速、低抖动与低功耗.投片测试结果表明测试与仿真结

图9　8/9双模预分频器除9时输出波形Fig.9　Divide2by29wavesformofdivide2by28/9DMP

果匹配很好.参考文献

[1]　ChiBaoyong,ShiBingxue.AnovelCMOSdualmodulusprescalerbasedonnewoptimizedstructureanddynamiccircuittechnique.Chi2neseJournalofSemiconductors,2002,23:

357

[2]　HuangCM,FloydBA,ParkN,etal.Fullyintergrated5135GHzCMOSVCOsandprescalers.IEEETransMicrowTheoryTech,2001,49（1:

17

[3]　YangCY,DehngGK,HsuJM,etal.Newdynamicflip2flipsforhigh2speeddual2modulusprescaler.IEEEJSolid2StateCircuits,1998,33（10:

1568

[4]　LamC,RazaviB.A2162GHz/5122GHzfrequencysynthesizerin0142μmCMOStechnology.IEEEJSolid2StateCircuits,2000,35（5:

788[5]　AjjikuttiraAB,ChanWL,LianY.A515GHzprescalerin0118/splmu/mCMOStechnology.2002IEEEAsia2PacificConferenceonA2SIC,2002:

69

ANovelHigh2SpeedLower2JitterLower2Power2Dissipation

Dual2Modulus2PrescalerandApplications

inPLLFrequencySynthesizer

XuYong1,2,WangZhigong1,LiZhiqun1,andXiongMingzhen1

（1InstituteofRF2&OE2ICs,SoutheastUniversity,Nanjing　210096,China

（2CollegeofSciences,PLAUniversityofScienceandTechnology,Nanjing　211101,China

Abstract:

Aschemeoffrequencysynthesizerappliedfor802111aWLANinzeroIFtwo2stepreceiverispresented,andlowerpowerdissipationandmorestableperformancearegained.ThestructureofthedualmodulusprescalerisoptimizedandanovelD2latchintegratedwith“OR”log2icgateisused.Itisfabricatedin0118μmmixed2signalCMOSprocess.Themeasuredresultsshowthatchipcanworkwellwith118Vsupply,andpowerdissipationofthecorepartindualmodulusprescalerisonly5176mW.Therms2jitterislessthan1%.

Keywords:

dual2modulus2prescaler;programmabledivider;lowpowerdissipation;lowjitter

EEACC:

1265B;2570D

ArticleID:

025324177（20050120176204

XuYong　male,master.HisworkfocusesonRFfront2endcircuitandmixed2signalcircuitdesign.

WangZhigong　male,professor,PhD.Hisresearchinterestsincludeultra2speed,microwaveandmillimeterwavecircuit,opto2electroniccircuitdesign.LiZhiqun　male,associateprofessor,PhD.HisresearchfocusesonRFfront2endcircuitdesign.

Received5December2003,revisedmanuscriptreceived17March20042005ChineseInstituteofElectronics