xilinx FPGA SelectIO模块.docx

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xilinxFPGASelectIO模块

5.1.6SelectIO模块（mókuài）

Virtex-6每个I/O片（I/OTile）包含（bāohán）两个IOB、两个ILOGIC、两个OLOGIC和两个IODELAY，如图5-24所示。

图5-24I/O片结构图

本小节就以下几个方面（fāngmiàn）介绍Virtex-6的SelectIO资源。

（1）SelectIO的电气特性。

（2）SelectIO的逻辑资源——ILOGIC资源和OLOGIC资源。

（3）SelectIO的高级逻辑资源——ISERDES资源、OSERDES资源和Bitslip。

一、SelectIOIO的电气（diànqì）特性

所有的Virtex-6FPGA有高性能的可配置SelectIO驱动器与接收器，支持非常广泛的接口标准。

强大的功能SelectIO包括输出强度和斜率的可编程控制以及使用数控阻抗（zǔkàng）（DCI）的片上终端。

IOB包含（bāohán）输入、输出和三态SelectIO驱动器。

支持单端I/O标准（LVCMOS、HSTL、SSTL）和差分I/O标准（LVDS、HT、LVPECL、BLVDS、差分HSTL和SSTL）。

注意：

差分输入和VREF相关输入由VCCAUX供电。

IOB、引脚及内部逻辑的连接如图5-25所示。

图5-25IOB、引脚及内部逻辑连接图

IOB直接连接ILOGIC/OLOGIC对，该逻辑对包含输入（shūrù）和输出逻辑资源，可实现数据和三态控制。

ILOGIC和OLOGIC可分别配置为ISERDES和OSERDES。

Xilinx软件库提供了大量与I/O相关的原语，在例化这些原语时，可以指定（zhǐdìng）I/O标准。

与单端I/O相关的原语包括IBUF（输入缓冲器）、IBUFG（时钟输入缓冲器）、OBUF（输出缓冲器）、OBUFT（三态输出缓冲器）和IOBUF（输入/输出缓冲器）。

与差分I/O相关的原语包括IBUFDS（输入缓冲器）、IBUFGDS（时钟输入缓冲器）、OBUFDS（输出缓冲器）、OBUFTDS（三态输出缓冲器）、IOBUFDS（输入/输出缓冲器）、IBUFDS_DIFF_OUT（输入缓冲器）和IOBUFDS_DIFF_OUT（输入/输出缓冲器）。

二、SelectIO的逻辑（luójí）资源

SelectIO的逻辑资源主要是指ILOGIC和OLOGIC资源，它们完成了FPGA引脚到内部逻辑的连接功能，包括组合输入/输出、三态输出控制、寄存器输入/输出、寄存器三态输出控制、DDR输入/输出、DDR输出三态控制、IODELAYE1高分辨率可调整延迟单元及其控制模块。

下面简要介绍ILOGIC和OLOGIC功能。

（1）ILOGIC。

图5-26ILOGIC内部（nèibù）逻辑

ILOGIC的内部逻辑如图5-26所示，可以实现的操作（cāozuò）包括：

异步/组合逻辑、DDR模式（OPPOSITE_EDGE、SAME_EDGE或SAME_EDGE_PIPELINED）、电平敏感型锁存器和边沿触发D型触发器。

∙异步/组合（zǔhé）逻辑。

用来创建输入驱动器与FPGA内部资源之间的直接连接。

当输入数据与FPGA内部逻辑之间存在直接（非寄存）连接，或者当“将I/O寄存器/锁存器合并到IOB中”的设置为OFF时，此通路被自动使用。

∙输入DDR（IDDR）。

Virtex-6器件的ILOGIC中有专用寄存器来实现输入双倍数据速率（DDR）。

可以通过例化IDDR的原语来使用此功能。

IDDR只有一个时钟输入，下降沿数据由输入时钟的反相版本（在ILOGIC内完成（wánchéng）反相）进行时钟控制。

所有输入I/O模块的时钟均为完全多路复用，即ILOGIC或OLOGIC模块之间不共用时钟。

IDDR支持以下三种操作模式：

OPPOSITE_EDGE模式、SAME_EDGE模式和SAME_EDGE_PIPELINED模式。

SAME_EDGE和SAME_EDGE_PIPELINED与Virtex-5一样。

这些模式允许设计人员在ILOGIC模块内部将下降沿数据转移到上升沿时钟域，以节省（jiéshěng）CLB和时钟资源并提高性能。

这些模式是用DDR_CLK_EDGE属性实现的。

各模式（móshì）下时序图请参考图5-27、图5-28和图5-29。

图5-27OPPOSITE_EDGE模式下的输入双倍数据速率

图5-28SAME_EDGE模式下的输入双倍数据（shùjù）速率

图5-29SAME_EDGE_PIPELINED模式下的输入（shūrù）双倍数据速率

∙可编程绝对延迟（yánchí）单元IODELAYE1。

每个I/O模块包含一个可编程绝对延迟单元，称为IODELAYE1。

IODELAYE1可以连接到ILOGIC/ISERDES或OLOGIC/OSERDES模块，也可同时连接到这两个模块。

IODELAYE1是具有32个tap的环绕延迟单元，具有标定的tap分辨率。

请参考附带光盘中的《Virtex-6IO用户手册》。

IODELAYE1可用于组合输入通路、寄存输入通路、组合输出通路或寄存输出通路，还可以在内部资源中直接使用。

IODELAYE1允许各输入信号有独立（dúlì）的延迟。

通过在《Virtex-6用户手册》中规定的范围内选择IDELAYCTRL参考时钟，可以改变tap延迟分辨率。

IODELAYE1资源可用作IDELAY、ODELAY或组合延迟。

.IDELAYE1允许各输入信号有独立的延迟。

延迟单元可以被校验到一个绝对（juéduì）延时固定值（TIDELAYRESOLUTION），这个值不随工艺，电压和温度的变化而改变。

IODELAYE1有四种操作模式：

分别是零保持时间延迟模式（IDELAY_TYPE=DEFAULT）、固定延迟模式（IDELAY_TYPE=FIXED）、可变延迟模式（IDELAY_TYPE=VARIABLE）和可装载的可变延时模式（IDELAY_TYPE=VAR_LOADABLE）。

零保持时间延迟模式允许向后兼容（jiānrónɡ），以使用Virtex-5器件中的零保持时间延迟功能的设计，在这种模式下使用时，不需要例化IDELAYCTRL的原语。

在固定延迟模式，延迟值由属性IDELAY_VALUE确定的tap数决定，此值配置后不可更改，此模式必须例化IDELAYCTRL的原语。

在可变延迟模式，配置后通过控制信号CE和INC来改变延迟值，此模式必须例化IDELAYCTRL的原语。

在可装载的可变延时模式下，IDELAYTAP可以通过FPGA逻辑相连的5位CNTVALUEIN<4:

0>装载。

当配置为此模式时，也必须例化IDELAYCTRL原语。

∙IDELAYCTRL延时控制（kòngzhì）模块。

当IDELAYE1或ISERDES的原语中的IOBDELAY_TYPE属性设置为FIXED、VARIABLE或者（huòzhě）VAR_LOADABLE时，都必须例化IDELAYCTRL。

IDELAYCTRL模块连续校验IODELAYE1的延时环节，以减少（jiǎnshǎo）工艺、电压和温度的影响。

（2）OLOGIC资源。

OLOGIC由两个主要模块组成，分别是输出数据通路和三态控制通路。

这两个模块具有共同的时钟（CLK），但具有不同的使能信号OCE和TCE。

输出通路和三态通路可独立配置为边沿触发的D型触发器、电平敏感锁存器、异步/组合逻辑或者DDR模式。

∙组合数据输出和三态控制路径。

组合输出通路用来实现从FPGA内部逻辑到输出驱动器或输出驱动器控制端的直接连接。

当FPGA的内部逻辑与输出数据或三态控制之间存在直接（不寄存）连接，或者当“将I/O寄存器/锁存器合并到IOB中”的设置为OFF时，此路径被使用。

∙输出DDR（ODDR）。

Virtex-6器件的OLOGIC中具有专用寄存器，用来实现DDR功能。

要使用此功能，只需要例化ODDR。

ODDR只有一个时钟输入，下降沿数据由输入时钟的反相时钟控制。

ODDR支持两种操作模式：

OPPOSITE_EDGE模式和SAME_EDGE模式。

SAME_EDGE模式允许在ODDR时钟的上升沿将两个数据送至ODDR，以节省CLB和时钟资源并提高性能。

OPPOSITE_EDGE模式使用时钟的两个沿以两倍吞吐量从FPGA内部采集数据，两个输出都送至IOB的数据输入或三态控制输入。

图5-30所示为使用OPPPOSITE_EDGE模式时输出DDR的时序图。

图5-31所示为使用SAME_EDGE模式时输出DDR的时序图。

图5-30OPPPOSITE_EDGE模式（móshì）时输出DDR

图5-31SAME_EDGE模式（móshì）时输出DDR

输出ODDR可以将时钟的一个副本传送到输出。

将ODDR原语的D1固定为High，D2固定为Low，时钟与数据ODDR的时钟一样。

这个方案（fāngàn）可以确保输出数据与输出时钟延时的一致性。

三、SelectIO的高级（gāojí）特性

除了SelectIO的电器特性和专用于收发SDR或DDR数据的寄存器结构之外，Virtex-6还提供了更高级的逻辑特性。

其中包含串并转换器ISERDES、并串转换器OSERDES和Bitslip。

（1）ISERDES。

Virtex-6ISERDES是专用的串并转换器，具有专门实现高速源同步应用的时钟控制与逻辑功能。

图5-32为ISERDES的结构图，其中包括串并转换器（ISERDES）、Bitslip子模块，以及对选通存储器接口的支持，如网络接口、DDR3接口和QDR接口。

图5-32ISERDES结构图

∙输入（shūrù）串并转换器。

ISERDES解串器可以实现高速（ɡāosù）数据传输，不要求FPGA内部资源与输入数据频率匹配。

此转换器支持SDR和DDR。

在SDR模式下，串并转换器可以实现2、3、4、5、6、7或8bit宽的并行字。

在DDR模式下，串并转换器可以实现4、6、8或10位宽的并行字。

ISERDES的原语ISERDES1如图5-33所示。

图5-33ISERDES的原语ISERDES1

∙Bitslip模块（mókuài）。

Virtex-6器件中的所有ISERDES模块都包含一个Bitslip子模块。

这个子模块可在源同步网络型应用中实现字对齐。

Bitslip对ISERDES模块中的并行数据重新排序，以便将解串器所接收重复串行模式的每种组合都送至FPGA内部（nèibù）逻辑。

这种重复串行模式通常称为培训模式（许多网络和电信标准都支持培训模式）。

Bitslip操作通过将ISERDES模块的Bitslip引脚置为有效，可以在并行侧对输入串行数据流重新排序。

此操作重复进行，直到找到训练模型（móxíng）。

图5-34中所示为SDR和DDR模式下Bitslip操作的效果。

为了便于说明，采用了八位数据宽度。

Bitslip操作与CLKDIV同步。

在SDR模式下，每次Bitslip操作使输出模式左移一位。

在DDR模式下，每次Bitslip

操作使输出模式在右移一位和左移三位之间交替变化。

在此示例中，输出模式在第八次Bitslip操作时还原到初始模式。

这里假定串行数据是八位重复模式。

图5-34Bitslip操作（cāozuò）