多功能数字钟.docx
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多功能数字钟
目录
１ 设计任务及要求 １
２ 比较和选定设计方案 １－６
３ 单元电路设计 ６－１１
４ 整体电路 １１－１４
５ 课题遇到的问题及解决方法 １４－１７
６ 心得体会 １７
多功能数字钟
[设计任务]
（1）进行正常的时/分/秒计数，分别用六个数码管显示时（24小时），分（60分钟），秒（60秒）的计时功能。
（2）利用实验系统上的按键实现“校时”,"校分"功能:
按下"校时"键时,计数器迅速递增,并按24小时循环;按下"校分"键时,计数器迅速递增,并按60分钟循环。
（3）实现整点报时．每隔一秒报一次，共五次．
（4）实现闹时功能，预置０５时２９分闹时．报时闹时功能在EDA6000界面上用两个灯泡来显示。
[设计要求］
（１）．准确计时，以数字形式显示时、分、秒；
（２）．数字钟能够校正时、分。
（３）．要求数字钟计数时在规定的时间内闹时（０５：
２9分闹时一秒钟）；
（４）．数字钟报整点数，报时频率为由系统cp脉冲分频出的1KHz。
[设计方案及框图]
（1）设计方案比较
1．设计60进制及24进制加法计数器
方案I.使用两片74161芯片级联
74161芯片元件符号及功能表见下面图表，为4位二进制加法计数器，具有异步清零、同步置数功能，但其输出端不能直接与数码管相连接。
图
（1）图
（2）
方案II.使用两片74160芯片级联
74160芯片元件符号及功能表见下面图表，为8421编码的十进制加法计数器，具有异步清零、同步置数功能，且其输出端能直接与数码管相连接，较74161更为方便。
图（3）
图（4）
2．正常计数时脉冲（f1=1KHz）的提供
方案I.选用555定时器构成多谐震荡器产生f1
方案II.f1直接由系统自带的cp脉冲提供
方案比较：
由于系统自带1KHz的脉冲，可直接连入计数器的cp端，所以较方案I中使用集成电路定时器555与RC组成的多谐震荡器更方便、更直观，且对数字钟的准确程度影响甚小。
所以选择方案II。
3.闹时电路模块的设计
方案I.使用数字比较器
输入设置闹时，可先用D触发器构成的锁存器将输入的闹时时间保存，然后用比较器比较计时时间与锁存的闹时时间，若相等，输出闹时信号，进行闹时。
方案II.使用组合逻辑电路
根据具体的闹时时间从时、分计数器对应的输出端连接组合逻
电路控制。
方案比较：
方案II中使用组合逻辑电路控制闹时模块只需用到简单的门电路。
而方案I中集成比较器内部电路比较复杂，需明白该集成比较器的工作原理才能正确的将闹时时间锁存，从而完成数字钟的闹时功能。
所以选择设计原理易懂的方案II更好。
（2）整体方案原理框图
图（5）
[单元电路设计]
（1）分、秒计数器设计
1．60进制计数器的工作原理
秒计数器电路与分计数器电路都是60进制，采用两片中规模集成电路74LS60串接起来构成的秒、分计数器，下面选择同步置数方法使计数器从0到59循环计数。
2．60进制计数器电路原理图
图（6）
3．60进制计数器电路时序图
图（7）
（2）时计数器的设计
1．24进制计数器的工作原理
时计数器电路都是24进制，采用两片中规模集成电路74LS60串接起来构成的时计数器。
下面选择同步置数方法使计数器从0到23循环计数。
2．24进制计数器电路原理图
图（8）
3．24进制计数器电路时序图
图（9）
（3）分频器的设计
系统自带的cp脉冲f1=1KHz，本实验只需分频出校时、校分时的脉冲频率f2=500Hz。
计数器不仅具有计数的功能，还有分频的功能，由60进制计数器时序图知，秒计数器个位的输出端Qa出来的波形频率为自身cp端输入频率的一半，所以f2=500Hz的频率只需从上面的Qa端接出即可。
（4）校时、校分电路的设计
1．二选一选择器组合逻辑电路
图（10）
2．二选一集成芯片（21mux）符号及功能表
图（11）
图（12）
3．21mux在本实验中的工作原理
实验中校时、校分时均用到21mux的二选一功能。
S端接控制开关Key1（以校分为例），A端接秒计数器的进位信号，B断接秒计数器从系统自带的cp（f1=1KHz）脉冲信号分频出来的频率（f2=500Hz）。
当Key1=0时，时、分、秒计数器正常计数；当Key1=1时，Y输出B输入的信号，即频率f2直接接在了分计数器的cp端，使分计数器校分，当校分到准确时间时，再打开开关Key1=0。
（5）报时电路模块的设计
1．工作原理
当分、秒计数器计至59分50秒时，分计数器十位输出端为QdQcQbQa=0101,个位输出QdQcQbQa=1001;秒计数器个位输出为QdQcQbQa=0000，从59分50秒到59分59秒只有秒个位在计数，所以可得由组合逻辑电路组成的报时电路图。
2．报时电路原理图
分十位Q0,分十位Q2
分个位Q0,分个位Q3
秒十位Q0,秒十位Q2
秒个位Q0
f1=1KHz的脉冲信号
秒个位Q3
f2=500Hz的脉冲信号
图（13）
从上往下各门电路的输入端依次是：
（6）闹时电路模块的设计
1．工作原理
当时、分计数器计至15时30分时，时计数器十位输出端为QdQcQbQa=0001,个位输出端为QdQcQbQa=0101;分计数器十位输出为QdQcQbQa=0011，分计数器个位输出为QdQcQbQa=0000，此时数字钟闹时一分钟，所以可得由组合逻辑电路组成的闹时电路图。
2．闹时电路原理图
图（14）
分十位Q0,分十位Q1
分个位Q0,分个位Q3
时十位Q0,
时个位Q0
时个位Q2
时个位Q1
2=500H
z的脉冲信
从上往下各门电路的输入端依次是：
[整体电路设计]
（1）系统电路的工作原理
系统自带的高频脉冲信号f1=1KHz作为数字钟的时间基准，经过秒计数器的分频输出校时、校分电路的频率f2=500Hz。
秒计数器
计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“24翻1”规律计数。
计时出现误差时可以用校时电路进行校时、校分。
在以上电路正常运行的情况下，闹时及报时电路也会正常按照设计要求显示数字钟的扩展功能。
（2）系统工作电路原理图
图（15）
（3）系统工作电路时序图
（图16）Key1=0,Key2=0时
（图17）Key1=1,Key2=0时
（图18）Key1=1,Key2=1时
简单分析：
1．图1显示时、分、秒正常计数时的时序图（即Key1=0,Key2=0）,
受时序图仿真界面宽度限制，所以只能计数到分的个位。
2．图2显示校分（Key1=1）时的时序图，分计数器不受秒计数器的进位信号控制，cp端接受到频率f2=500Hz后独自计数，从图上可以看出能够计数到59分之后并进位到时计数器的个位，并且显示正点报时功能。
3．图3显示校分、校时（Key=1,Key=1）时的时序图，分计数器不受秒计数器的进位信号控制，时计数器不受分计数器的进位信号控制，他们的cp端均接受到频率f2=500Hz并独自计数，从图上可以看出：
时、分计数器能够分别计数到23时和59分后返回0重新计数，并且能够清晰地显示15时39分闹时一分钟的功能。
（4）EDA6000界面显示功能图
（图19）整点报时 闹时功能
[课程设计过程中的问题及解决方法]
问题1：
在下载过程显示数字钟各项功能时，正常走表时发现分计数器计数到42分时便向时计数器进位，然后到59分后仍然向小时进位，即分计数器在计数的一个周期内有两次向小时进位的现象，然而秒计数器向分进位时却未出现此情况（在设计时，秒、分计数器的累计计数和进位原理都是一样）。
解决方法：
回到系统原理图，之前分计数器同步置数时使用四输入
与非门，分别接入分计数器的十位、个位相应的输出端（当分计数器十位输出为QdQcQbQa=0101个位输出为QdQcQbQa=1001时计数器同步置数为0），如图（2０）所示
图（2０）
改进后如下图（2１）所示，使用八输入与非门，在置数为0时将计数器的十位、个位输出为低电平的端子分别接非门。
图（2１）
综上所述：
因为原理相同的秒计数器没有该问题出现，而经过以上改动后问题即解决，所以可以说原因在于该版本软件的不稳定因素。
问题2：
秒、分计数器计数到59的同时即分别向分、时进位，比正常进位提前了一秒。
解决方法：
回到系统原理图，之前计数器的进位端设置如图（2２）
图（2２）图（2３）
改动后如图（2２），将图（23）中的非门去除，结果秒、分计器
正常进位一样要计数到60才分别向分、时进位，问题即解决。
综上所述：
该问题的出现在于芯片74160，其在cp脉冲上升延来临时才开始正常工作（见图２３），以秒向分进位举例，在秒计数器置零后为低电平，低电平接非门后变为高电平，这时对分计数器来说cp脉冲的上升延提前一个周期来临，所以原本在计数到60才进位的则提前一秒进位。
上述改法看上去似乎违背理论知识，但内部分析得合乎情理。
[实验心得与体会]
1．该课程设计所涉及的各模块的原理与数字电子技术的理论知识紧密结合，所以这样与课本知识关联紧的课程设计比较容易完成，同时不仅加强了对书本基础知识的理解，而且实践环节得到了很好的锻炼，能够激发实践者对数字电子实验的兴趣甚至能够亲自动手搞些其他课题。
2．学习使用作图软件，可以轻松方便的解决一些复杂电路的问题，可以是书本知识具体化实际化
3．课程设计的多样化可以开发思维，鼓励创新，同时也检验了自己对所学知识的牢固性，没有扎实的理论基础是不可能有自己的设计方案的，所以我们以后应该学好理论知识，才能创造出我们自己感兴趣的设计与作品．
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