MAX7000x.docx
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MAX7000x
1.基于第二代MAX工艺的高性能，电可擦除只读存储器（EEPROM）型可编程逻辑器件
2.MAX7000系列器件支持电气和电子工程协会（IEEE）1149标准的JTAG接口实现5.0-V系统内可编程。
（在系统可编程电路与IEEE1532标准兼容）
3.包括5.0-V的MAX7000系列器件和基于在系统可编程5.0-V的MAX7000S系列器件。
4.MAX7000S系列器件有128或更多宏单元作为内置JTAG边界扫描测试电路。
5.逻辑密度为600到5000个可用逻辑门组成的完整的EPLD族。
6.计数频率达到175.4MHz时（包括互联时），管脚之间的逻辑时延为5ns
7.支持周边元件扩展接口（PCI）兼容器件。
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1.MAX7000S系列器件有漏极开路输出项。
2.可编程宏单元触发器具有个别清除，重置，时钟和时钟使能控制信号。
3.可编程省电模式可为每个宏单元节省超过50℅的电。
4.可配置乘积项的扩展分配，每个宏单元可配置高达32个乘积项。
5.44到208管脚支持带引线的塑料芯片载体（PLCC）封装，阵列引脚封装（PGA），塑料四侧引脚扁平封装（PQFP），功率扁平封装（RQFP），封装本体厚度为1.0mm的四侧引脚扁平封装（TQFP）
6.专有的可编程安全位设计保护。
7.3.3-V或5.0-V控制：
多电压I/O接口控制，允许器件与3.3V或5.0V的器件相连（44脚封装不支持多电压I/O接口控制）
管脚与低电压MAX7000A，MAX7000B系列器件兼容。
8.MAX7000E和MAX7000S系列器件可使用的增强功能．
6脚或逻辑驱动的输出使能信号；
可选版本的两个全局时钟信号；
增强的互联提高了布线资源
快速时间设定输入由专用I/O脚连接的宏单元寄存器提供；
输出转换率可编程控制。
9.软件设计支持和自动布局布线由Altera为基于Windows的PC，SunSPARC工作站，HP9000系列700/800工作站提供的开发系统。
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编程支持：
Altera的MPU和第三方厂家的编程硬件可为所有MAX7000编程。
BitBlaster？
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MAX7000系列是基于Altera的第二代MAX工艺的高密度，高性能PLDs。
由先进的CMOS技术制造，基于EEPROM的MAX7000系列器件提供600到5000可用逻辑门，在系统可编程（ISP），管脚之间的延时可快达5ns，计数频率达175.4MHz。
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观察Table3获取速度级别。
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MAX7000E系列器件包括：
EPM7128E，EPM7160E,EPM7192E,EPM7256E。
有增强的功能：
附加的全局时钟，附加的输出使能控制，增强的互联资源，快速输入寄存器，和一个可编程的转换率。
内置可编程MAX7000器件叫做MAX7000S器件，包括EPM7032S,EPM7064S,EPM7128S,EPM7160S,EPM7192S,EPM7256S器件。
MAX700S器件有MAX7000E器件的增强功能。
也有JTAG边界扫描测试电路（BST），128或更多宏单元，，漏极开路输出选项。
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MAX7000结构支持100℅TTL仿真，高密度集成小规模，大规模，超大规模逻辑功能集成电路。
MAX7000结构能很容易地与从PALs，GALs，22V10s到MACH和pLSI等多种器件集成。
MAX7000器件能提供多种封装形式包括：
PLCC,PGA,PQFP,RQFP,TQFP等。
如Table5。
MAX7000器件使用CMOSEEPROM单元实现逻辑功能。
用户可配置MAX7000架构来容纳许多相独立的组合的和连续的逻辑功能。
器件在设计开发和修改循环中可以编程实现快速高效的迭代，被编程和可擦除次数可达100次。
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MAX7000系列器件包括16个由32到256个宏单元联成的被称为逻辑阵列模块（LABs）的成组的宏单元。
每一个宏单元有一个可编程与门/固化或门阵列和一个带独立可编程时钟模块，时钟使能，清除，预设功能的可配置寄存器。
为实现复杂的逻辑功能，用可共享扩展乘积项和高速并行扩展乘积项增补每个宏单元，来为每个宏单元提供高达32个乘积项。
MAX7000系列提供可编程速度/功率优化。
这个速度/功率最优化的特点使得设计者能在只增加一个标称时延的情况下定义一个或更多的宏单元能在一半或是更低的功耗下操作。
MAX7000E和MAX700S也能提供一个减小输出缓冲器转换率的选项？
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所有MAX7000的输出驱动（除了44脚器件）都能设成以3.3V或是5.0V控制，因此MAX7000可以在混合电压系统中使用。
MAX7000系列是Altera开发系统提供，包括带原理图的集成封装，包括VHDL，VerilogHDL，Altera硬件描述语言（AHDL），波形设计进入点，编译和逻辑综合，仿真和时序分析，器件编程等。
软件提供了EDIF200和300，LPM，VHDL，VerilogHDL，且提供了其他接口作为扩展设计接入点，仿真支持从其他工业标准的PC-EDA工具，和基于UNIX工作站的EDA工具。
软件运行的环境由基于Windows的PC，SunSPARC工作站，HP9000系列700/800工作站。
MAX7000结构包括以下成分：
逻辑阵列模块
宏单元
扩展乘积项（可共享，并行的）
可编程互联阵列
I/O控制模块。
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MAX7000结构包括四个可以作为通用输入或宏单元和I/O脚的高速，全局控制信号（时钟，清除，两个输出使能信号）的专用输入。
Figure1
Pagae7
MAX7000器件结构是基于被称为逻辑阵列模块（LABs）的高性能的灵活的逻辑单元。
LABs包括16个宏单元阵列，如图Figure1,2。
多个LABs通过可编程互联阵列（PIA）连接，通用总线由所有专用输入，I/O脚，宏单元反馈。
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每一个LAB由以下信号反馈：
1.PIA提供的36个作为通用逻辑输入的信号
2.作为二级寄存器功能的全局控制信号
3.作为MAX7000E和MAX7000S器件的快速时间设定的从I/O脚到寄存器的直接输入路径
宏单元：
MAX7000宏单元可以单独的作为连续的或是组合的逻辑控制。
宏单元包括3个功能模块：
逻辑阵列，乘积项选择矩阵，可编程寄存器。
EPM7032,EPM7064,EPM7096的宏单元如Figure3
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组合逻辑由为每个宏单元提供5个乘积项的逻辑阵列实现。
乘积项选择矩阵允许乘积项作为对实现组合逻辑功能的初级逻辑输入（对或门和异或门）或是作为对宏单元的寄存器清除，预设，时钟，时钟使能控制功能的二级输入。
两种扩展乘积项可以为宏单元提供逻辑资源：
可共享的扩展乘积项，是被反馈到逻辑阵列的反转的乘积项
并行的扩展乘积项，是被从邻近的宏单元借来的乘积项。
Altera开发系统能自动的通过设计的逻辑需求来最优化乘积项分配。
对寄存器功能来说，每个宏单元触发器通过时钟控制编程可以单独的被编程来实现D，T，JK，SR触发器。
组合逻辑控制也可以将触发器旁路。
Duringtheentry，设计者定义需要的触发器类型，然后Altera开发软件为每个registeredfunctions选择最有效率的触发控制来最优化资源利用。
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每个可编程寄存器可以用三种不同的时钟控制模式：
1.全局时钟信号。
这种模式能达到最快的同步脉冲输出性能。
2.高电平使能的全局时钟信号。
这种模式为每个触发器提供使能信号同时仍能完成快速同步脉冲输出的全局时钟控制性能。
3.一组乘积项实现的阵列时钟信号。
这种模式下，触发器能被隐蔽式宏单元或I/O脚的信号时钟控制。
EPM7032,EPM7064,EPM7096器件中，全局时钟信号是从一个专用时钟脚GCL-K1输入的，如Figure1。
MAX7000E，MAX7000S器件中，两个全局时钟信号是可用的。
如Figure2所示，这些全局时钟信号可以是真正的或是补充的全局时钟的引脚（GCLK1，或GCLK2）。
每个寄存器也支持异步预设和清除功能。
Figure3,4中，乘积项选择矩阵允许乘积项控制这些操作。
尽管，乘积项对寄存器的预设，清除驱动是高电平的，但低电平控制可以通过在逻辑阵列中反转信号得到。
另外，每个寄存器的清除功能能单独的由低电平专用全局清除脚（GCLRn）驱动。
上电后，器件中的每个寄存器将被设定为低电平状态。
所有MAX7000E和MAX7000SI/O引脚都有一个到宏单元寄存器的快速输入路径。
这个专用路径允许一个信号旁路PIA和组合逻辑。
这个信号可以用一个极快速的输入设定时间（2.5ns）来作为一个D触发器的输入驱动。
扩展乘积项：
尽管大部分逻辑功能可以通过每个宏单元中5个可用的乘积项实现，但更复杂的逻辑功能需要额外的乘积项。
另外的宏单元能提供需要的逻辑资源，尽管如此，MAX7000结构也允许可共享的和并行的扩展乘积项直接提供额外的乘积项给在同意LAB内的宏单元。
这些扩展项确保逻辑是同步的达到最少的逻辑资源获得最快的速度。
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可共享扩展项：
每个LAB有16个被视为一组自由单一乘积项（来自每个宏单元）的可共享扩展项翻转的输出被反馈到逻辑阵列？
？
？
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？
每个可共享的扩展项可以被所有LAB中的宏单元共享来创建复杂的逻辑功能。
当使用共享项时会产生一个小的延时（
）。
Figure5显示可共享扩展项能提供给多个宏单元。
并行扩展项
并行扩展项是可以分配给相邻的宏单元来实现快速，复杂逻辑功能的没有使用的乘积项。
并行扩展项用在宏单元中的5个乘积项和LAB中与其相邻的宏单元提供的15个并行扩展项的多达20个乘积项允许其直接提供给宏单元或逻辑。
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编译器能自动地为需要额外的乘积项的宏单元分配3至5套并行扩展项。
每组的5个并行扩展项产生一个小的，增量的时延（
）。
例如，如果一个宏单元需要14个乘积项，编译器就使用在宏单元内的5个专用乘积项，再分配两组并行扩展项，第一组包括5个乘积项，第二组包括4个乘积项，使总体的时延增加了
。
每个LAB内的两组8个宏单元，？
？
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？
？
每个宏单元可以向低位的宏单元借并行扩展项。
例如，宏单元8可以从宏单元7，宏单元7和6，或者宏单元7，6，5借得并行扩展项。
在每组的8个宏单元中，编号最低的宏单元只能借出并行扩展项，而编号最高的只能借入并行扩展项。
Figure6显示了怎样从邻近的宏单元借入并行扩展项。
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可编程互联阵列
LABs之间的逻辑路由是通过可编程互联阵列（PIA）实现的。
这种全局总线是一种在器件上可以连接任意信号源与任意目标的可编程路径。
所有MAX7000的专用输入，I/O脚，宏单元输出连接到PIA，这就使得信号通过整个器件时都是有效的。
只有每个LAB需要的信号才是真的从PIA连接到了LAB上。
Figure7显示了PIA信号连接到LAB上的线路是怎样的。
一个EEPROM单元通过控制一个给一个双输入与门的输入来选择一个PIA信号驱动这个LAB。
当？
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I/O控制模块：
I/O控制模块允许每个I/O脚能单独的定义成输入，输出，双向操作。
所有I/O脚有一个单独的被一个全局输出使能信号或是直接连接到地或是
控制的三态缓冲器。
Figure8显示了MAX7000系列的I/O控制模块。
EPM7032,EPM7064,EPM7096器件的I/O控制模块有两个由2个专用低电平输出使能脚驱动的全局输出使能信号。
MAX7000E，MAX7000S的I/O控制模块有6个由真正的或是补充的两个输出使能信号（这两个信号是I/O脚的子集，或是I/O宏单元的子集）驱动的全局输出使能信号。
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当三态缓冲器控制连接到地时，输出是三态的（高阻态），I/O脚可以作为一个专用的输入脚。
当三态缓冲器连到
时，输出是有效的。
MAX7000结构提供了宏单元反馈和管脚反馈相独立的双I/O反馈，当一个I/O脚被定义成输入，与其关联的宏单元就作为隐蔽式逻辑。
MAX7000S通过一个工业标准的4脚JTAG接口实现系统内可编程。
在系统可编程（ISP）允许在设计开发中快速，高效？
？
？
？
。
MAX7000S结构内部产生EEPROM单元需要的可编程高电平，允许系统内的编程只用单一5V电源供电。
在系统内编程期间，I/O脚是三态的，并且通过上拉电阻来减小与电路板的冲突。
上拉电阻的阻值一般是
。
ISP通过允许器件配置一块有标准内电路测试功能的印刷电路板来简化他们编程前的操作。
MAX7000S器件能通过内电路测试器（ICT），嵌入式处理器，或是AlteraMasterBlaster，ByteBlasterMV，ByteBlaster，BitBlaster下载线下载信息来实现编程（ByteBlaster线已废弃，已用能编程和能定义2.5V，3.3V，5.0V的ByteBlasterMV线代替）。
因为对器件的操作，将器件放置在电路板上后再进行编程能减小多引脚数封装（如QFP封装）器件的的损伤，且允许在一个系统已经放置在现场后进行再编程。
例如，产品的升级可以在现场通过软件或是解调器来实现。
系统内的编程可以通过自适应运算法则或是Constant运算法则。
自适应运算法则在设备中读取信息，在接下来的编程步骤中该设备能达到最快的编程速度。
因为有些内电路测试器不支持自适应运算法则，Altera提供了一个用Constant运算法则测试的器件。
用Constant运算法则测试的器件的命令代码的后缀为F。
标准测试和编程语言（STAPL）通过内电路测试器，PC，或是嵌入式处理器给MAX7000S编程。
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MAX7000S中的ISP电路与IEEE1532标准是兼容的。
IEEE1532标准是一个在多个PLD制造商间允许并行ISP的发达的标准。
MAX7000提供了一个在用户定义的信号路径或是整个器件中支持的低电控制的节能模式。
因为大部分逻辑功能在最大频率时只需要所有逻辑门的一小部分来控制，这个特点可以使得总的功耗减小至少50%。
设计人员能给MAX7000内的每个单独的宏单元编程来实现高速（打开Turbo
选项）或是低电（关闭Turbo
选项）控制。
作为结果，当剩下的路径能节电控制时，设计中的临界速度路径仍能高速执行。
宏单元在低电运行时产生一个对
等参数的标称时延增量（
）。
MAX7000输出能通过编程来满足一系列的系统级需求。
多重电压I/O接口
MAX7000，除了44脚器件，都支持多重电压I/O接口。
这种特点允许MAX7000连接到有不同电源供电的系统中。
5.0V的器件的任何封装形式都能设定成3.3V或是5.0V的I/O脚控制。
这些器件有一组Vcc脚用作内部控制和输入缓冲器（
），另一组作为I/O输出驱动（
）。
脚必须一直连接到5.0V的电源。
是5.0V的电平时，输出电压门限是TTL级的，且与3.3V输入，5.0V输入兼容。
脚能否连接到3.3V或是5.0V电源取决于输出需求。
当
脚连接到5.0V电压是，输出水平能与5.0V系统兼容。
当
脚连接到3.3V电压时，输出高点平是3.3V且因此与3.3V或是5.0V系统兼容。
器件用低于4.75V的
水平控制产生一个比
更大的标称时延
。
Page17
漏极开路输出选项（MAX7000SONLY）
MAX7000S为每个管脚提供了一个可选的漏极开路（功能上与集电极开路等同）输出。
漏极开路输出使得器件能提供系统级的能被任一器件声明的控制信号（例如中断信号和写入使能信号）。
也能提供额外的线或层。
通过一个外置的5.0V上拉电阻，MAX7000S的输出脚能与5.0V的CMOS输入电压配套。
当
是3.3V时，漏极开路选项将完成输出上拉电阻的设置，允许外置上拉电阻把输出上拉至足够大来与5.0VCMOS输入电压配套。
当
是5.0V时，不必设置漏极开路选项，因为当管脚电压大概超过3.8V时，上拉电阻选项的设置已经完成，允许外置上拉电阻把输出拉至足够高与5.0VCMOS输入电压配套。
转换率控制
每个MAX7000E和MAX7000SI/O脚的缓冲器有一个能设置成低噪声或高速性能的可调的输出转换率。
更快速的转换率能为高性能系统提供更快的转换速度。
尽管如此，高速转换可能会将瞬变噪声引入系统。
低速转换能减少噪声，但会增加一个4ns到5ns的标称时延。
MAX7000E中，当TurboBit关闭时，转换率被设定成低噪声工作。
对MAX7000S来说，每一个I/O脚有一个单独的EEPROM为来控制转换率，允许设计者在pin-by-pinbasis上定义转换率。
在基于Windows的PC上，MAX7000能用Altera逻辑编程卡、MPU、合适的器件适配器来实现编程。
Altera开发系统能使用用文本编辑器或是波形编辑器产生的文本格式或是波形格式的测试矢量来测试已编程的器件。
对加值设计验证，设计者能？
？
？
？
？
而且，数据I/O，BP最小系统，其他可编程硬件制造商也为Altera器件提供可编程支持。
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MAX7000支持IEEE1149.1-1990标准定义的JTAGBST电路。
Table6描述了MAX7000支持的JTAG指令。
输出管脚列表（参考Altera网站或是Altera数字库）显示了每个器件的JTAG控制引脚的位置。
如果不需要JTAG接口，JTAG引脚可作为用户I/O脚。
Table6MAX7000JTAG指令
JTAG指令
器件
描述
采样/预载
EPM7128S
EPM7160S
EPM7192S
EPM7256S
在器件的一般控制中允许捕捉和测试加载到管脚上的一个快照信号。
且允许在管脚处输出一个初始化格式的数据。
EXTEST
EPM7128S
EPM7160S
EPM7192S
EPM7256S
允许外部电路和板级互联？
BYPASS
EPM7032S
EPM7064S
EPM7128S
EPM7160S
EPM7192S
EPM7256S
IDCODE
EPM7032S
EPM7064S
EPM7128S
EPM7160S
EPM7192S
EPM7256S
ISPInstructions
EPM7032S
EPM7064S
EPM7128S
EPM7160S
EPM7192S
EPM7256S
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MAX7000S的寄存器指令长度是10位。
Table7和8显示边界扫描寄存器长度和MAX7000S的IDCODE器件的信息。
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所有MAX7000器件包括一个控制编程的数据是否连接到器件上的可编程安全位。
当安全位已编程，器件中实现的专用设计就不能复制或是恢复。
这个特点就提供了高水平的安全设计，因为EEPROM单元中已编程的数据是不可见的。
安全位控制这个功能，也控制其他编程的数据。
安全位只有当器件再编程时才重置。
每个MAX7000都进行了功能检测每个可编程EEPROM位和所有逻辑单元都进行了完整的测试以确保100%的现场可编程。
AC测量方法是在Figure10所示的状态下测试的。
在生产的早期阶段，测试模式可以在使用后擦除。
供电变化能影响AC测试。
为了准确测试应该避免多路输出同时变化。
门限测试不能在AC条件下测试。
当器件输出给负载电容放电时通常会产生大振幅的，快速的面瞬态电流。
当这些瞬态电流流过时，器件地的管脚与系统测试地之间会产生寄生电感，抗噪性也会明显的降低。
括号内的数字是2.5V器件配置和输出。
不带括号的数字是3.3V器件配置和输出。
带100或更多个引脚的四侧引脚扁平封装（QFP）的MAX7000，MAX7000E器件装载在特殊的塑料载体上来保护QFP引脚。
这种载体是用Altera的一个原型开发插座和可用特殊可编程硬件。
这种载体技术使得一个器件没有暴露的机械应力时的编程，测试，擦除，再编程的可能。
MAX7000S没有运载体。
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Table10到15提供了关于5.0VMAX7000器件的绝对最大额定值，推荐的操作状态，控制条件，电容等的信息。
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MAX7000逻辑功能器件系列数据表：
（1）……
（2）I/O脚的最小直流输入是-0.5V，4个专用输入的是-0.3V。
在转换期间，在输入电流小于100mA且持续时间短于20ns的情况下，输入可已下冲至-2.0V，或上冲至7.0V。
（3）括号内的数字是工业用温度范围器件的？
？
（4）
必须单调上升。
（5）所有MAX7000S的POR时间都不超过300µs。
POR的满电平的
电压是4.5V。
在
到达满电平的POR电平水平后器件会在POR时间内完成充分的初始化。
（6）44脚的封装不支持3.3V的控制。
（7）参数
至提供给MAX7000S
（8）在进行系统内编程时，最小的直流输入电压是-0.3V。
（9）这些值是在MAX7000在23页的Table11推荐的控制状态下定义的。
（10）这些参数是在一半的输入在每一个有指定的源电流时测定的。
参数
与高阶TTL或是CMOS输出电流有关。
（11）这些参数是在一半的输出在每一个有指定的反向电流时测定的。
参数
与低阶TTL，PCI，或是CMOS输出电流有关。
（12）当MAX7000S能使用JTAG接口时，JTAG管脚的输入泄露电流一般是-60µA
（13）电容是在25℃时测试的，只能采样测试。
OE1脚有一个20pF的最大电容。
MAX7000时序可以用Altera软件，用流行工业标准的EDA模拟器和时序分析器，或是用如Figure12的时序模块进行分析。
MAX7000有一个固定内时延使得设计者能测定任何设计的最坏时序实例。
Altera软件为一个设备的效能评价提供了时序仿真，点对点时延预测，详细的时域分析等。
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任何信号路径的时序特点能从时序模块和特定器件的参数中获得。
代表管脚到管脚时序延时的外部时序参数能作为总的内部参数来计算。
Figure13显示了内部时延参数和外部时延参数的内部时序关系。
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（1）这些数值是在Table11中显示的推荐的工作状态下定义的。
Figure13对开关波形显示了更多的信息。
（2）这参数只适用于MAX7000E器件。
（3）这个预设和清除适用的最小脉宽适用于全局清除和全局阵列控制中。
如果清除或复位信号使得参数
成为信号路径的一部分，则参数
必须加到这个最小脉宽上。
（4）这参数只是一个基于广泛的器件特性的采样测试指导准则。
（5）这些参数是用一个被编程写入每个LAB中的16位可加载，使能，可逆计数器测量的。
（6）
值表示管线数据的最高频率。
（7）操作条件：
作为商业和工业用途。
（8）因为宏单元是在低功耗的模式下运行的，所以参数
必须加到
等参数上。
Page36
Notestotables:
（1）这些值是在Table11推荐的操作状态下定义的。
观察Figure13以获取更多的开关波形信息。
（2）这个预设和清除适用的最小脉宽适用于全局清除和全局阵列控制中。
如果清除或复位信号使得参数
成为信号路径的一部分，则参数
必须加到这个最小脉宽上。
（3）这参数只是一个基于广泛的器件特性的采样测试指导准则。
这个参数适用于全局时钟和阵列时钟。
（4）这些参数是用一个被编程写入每个LAB中的16位可加载，使能，可逆计数器测量的。
（5）
值表示管线数据的最高频率。
（6）操作条
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