第五章组合逻辑设计实践作业题.docx

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第五章组合逻辑设计实践作业题

第五章组合逻辑电路设计

（CombinationLogicCircuitDesign）

1．知识要点

组合逻辑电路的分析方法；组合逻辑电路的综合过程中真值表的设计构成；

冒险（Hazard）产生的原因、检测及消除的方法；

译码器（Decoder）、编码器（Encoder）、多路选择器（Multiplexer）、异或门（Exclusive-ORgate）、比较器（Comparator）、全加器（FullAdder）等常用中规模集成电路（MSI）逻辑器件的功能及其工作原理；

利用基本的逻辑门和已有的中规模集成电路（MSI）逻辑器件如译码器、编码器、多路选择器、异或门、比较器、全加器、三态器件（Three-StateDevice）等作为设计的基本元素完成更复杂的组合逻辑电路设计的方法。

等效门符号（摩根定理）（EquivalentGateSymbolsundertheGeneralizedDemorgan’sTheorem）；信号名和有效电平（SignalNameandActiveLevels）；“圈到圈”的逻辑设计（Bubble-to-BubbleLogicDesign）；电路定时（CircuitTiming）；奇偶校验电路（ParityCircuit）的原理、应用；了解：

文档标准。

重点：

1．组合逻辑电路的分析方法；

2．组合逻辑电路的综合过程中真值表的设计构成；

3．冒险产生的原因，冒险检测及消除的方法；

4．译码器、编码器、多路选择器、异或门、比较器、全加器等常用中规模集成电路（MSI）逻辑器件的功能及其工作原理；熟悉这些器件的使用方法，包括功能扩展等；

5．利用译码器、多路选择器等实现组合逻辑函数的方法；

6．了解大规模电路的设计特点，利用基本的逻辑门和已有的中规模集成电路（MSI）逻辑器件作为设计的基本元素，完成更复杂的组合逻辑电路设计。

难点：

1．由实际问题分析建立真值表；

2．冒险的检测与消除方法；

3．多输入逻辑的不同设计方法选择；

4．基于中小规模集成电路的组合逻辑电路的设计。

（1）组合逻辑电路的特点

数字电路可分为组合逻辑电路和时序逻辑电路。

在组合逻辑电路中，任何时刻的输出只与当前时刻的输入有关，与该时刻之前的电路输入无关。

组合电路中只有从输入到输出的通路，一般没有反馈回路，没有记忆功能。

（2）组合电路的分析和设计方法

在一般情况下，组合电路的分析步骤为：

①根据电路图，从输入到输出逐级写出函数表达式；

②利用代数法和卡诺图法对表达式进行化简；

③列出真值表；

④进行功能分析。

组合逻辑电路的一般设计步骤为：

①由逻辑问题的功能要求列出真值表；

②写出逻辑表达式；

③根据所选器件进行化简或变换；

④画出逻辑电路图。

其中的第一步，由功能描述到真值表，需要在列真值表之前，对所设置的变量和函数进行定义，对它们的正反两个状态加以说明，即说明何种状态为1，何种状态为0。

（3）冒险

竞争冒险产生的原因：

由于延迟时间的存在，当一个输入信号经过多条路径传送后又重新会合到某个门上，由于不同路径上门的级数不同，或者门电路延迟时间的差异，导致到达会合点的时间有先有后，从而产生瞬间的错误输出。

冒险可分为静态冒险和动态冒险，静态冒险又可分为静态1型冒险和静态0型冒险。

静态1型冒险是指基于电路功能的稳态分析，期望输出保持稳态1时，电路的输出有产生0尖峰的可能性。

静态0型冒险是指当预期电路有静态0输出时却存在产生1尖峰的可能性。

冒险的判断方法：

（以与或结构电路中的静态1型冒险为例）

卡诺图存在相切现象，即：

若某一“与项”中的一个最小项与另一“与项”中的一个最小项相邻，但不在一个圈里，则可能会出现冒险。

冒险的消除：

对于相切边界，增加一致项（冗余项），消除相切现象；也就是说，将上述相邻的最小项合并为新的“与项”，则可消除冒险。

就实际应用来说，消除冒险的方法还有在输出端添加滤波电容等。

（4）利用MSI器件实现逻辑函数

MSI组合逻辑电路不仅能够实现特定的功能，而且在逻辑设计中也具有一定的通用性。

MSI电路与SSI电路相比，在完成相同逻辑功能时具有成本低、可靠性高和体积小的优点，是逻辑设计中重要的选用器件。

用MSI器件进行逻辑设计具有很大的灵活性，不像SSI电路设计那样有固定规律可循，最重要的是要熟悉各控制端的功能使用方法和功能扩展方法，根据MSI器件的逻辑功能，将要实现的逻辑函数式进行相应的变换。

①利用二进制译码器实现逻辑函数

对于二进制译码器，输出

，当使能端有效时，

。

若输出低电平有效，则

，当使能端有效时，

。

也就是说，二进制译码器实质上就是一个最小项发生器，而输出低电平有效也只是将输出反相而已。

因此，只要将组合逻辑表达为最小项之和的表达式（标准和），然后利用或门从二进制译码器输出中选择所需的最小项进行或运算，就可以实现相应的组合逻辑。

需要注意的是，如果集成译码器输出为低电平有效，进行输出组合时需要进行电平的转换，应使用与非门。

另外，有时还可以通过化简减少变量，使设计得到简化。

②利用多路复用器实现逻辑函数

已知多路复用器的输出方程式为：

，在上式中，若令EN=1，则有

，式中，

为控制输入变量的最小项，这是一个积之和表达式。

如果我们能将待实现的逻辑函数用积之和形式表达，建立与上面的输出函数的一一对应关系，则可以用多路复用器实现任意的组合逻辑电路。

2．Exercises

5.1WhichCMOScircuitwouldyouexpecttobefaster,adecoderwithactive-highoutputsoronewithactive-lowoutputs?

5.2Showhowtobuildeachofthefollowingsingle-ormultiple-outputlogicfunctionsusingoneormore74×138or74×139binarydecodersandNANDgates.（Hint:

Eachrealizationshouldbeequivalenttoasumofminterms.）

（1）F=

（2）F=

（3）F=∑W,X,Y（0,2,4,5）G=∑W,X,Y（1,2,3,6）

5.3What’sterriblywrongwiththecircuitinFigureX5.3?

Suggestachangethateliminatestheterribleproblem.

5.4ApossibledefinitionofaBUTgateis“Y1is1ifA1andB1are1buteitherA2orB2is0;Y2isdefinedsymmetrically.”Writethetruthtableandfindminimalsum-of-productsexpressionsfortheBUT-gateoutputs.DrawthelogicdiagramforaNAND-NANDcircuitfortheexpressions,assumingthatonlyuncomplementedinputsareavailable.Youmayusegatesfrom74×00,’04,’10,’20,and’30packages.

5.5ShowhowtobuildallfourofthefollowingfunctionsusingoneSSIpackageandone74×138.

F1=X′Y′Z′+XYZF2=X′Y′Z+XYZ′

F3=X′YZ′+XY′ZF4=XY′Z′+X′YZ

5.6Designa10-to-4encoder,withinputsinthe1-out-of-10codeand,outputsinacodelikenormalBCDexceptthatinputlines8and9areencodedintothehexadecimaldigits“E”and“F”,respectively.

5.7Drawthelogicdiagramforacircuitthatusesthe74x148toresolvepriorityamongeightactive-highinputs,I0~I7,whereI7hasthehighestpriority.Thecircuitshouldproduceactive-highaddressoutputsA2~A0toindicatethenumberofthehighest-priorityassertedinput.Ifnoinputisasserted,thenA2~A0shouldbe111andIDLEouputshouldbeasserted.Youmayusediscretegatesinadditiontothe’148.Besuretonameallsignalswiththeproperactivelevels.

5.8Drawthelogicdiagramforacircuitthatresolvespriorityamongeightactive-lowinputs,I0_L~I7_L,whereI0_Lhasthehighestpriority.Thecircuitshouldproduceactive-highaddressoutputsA2~A0toindicatethenumberofthehighest-priorityassertedinput.Ifatleastoneinputisasserted,thenanAVALIDoutputshouldbeasserted.Besuretonameallsignalswiththeproperactivelevels.Thiscircuitcanbebuiltwithasingle74x148andnoothergates.