16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。
组合逻辑电路最大延
迟为T2max,最小为T2min。
问，触发器D2的建立时间T3和保持时间应满足什么条件。
（华
为）
17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决
定最大时钟的因素，同时给出表达式。
（威盛VIA2003.11.06上海笔试试题）
18、说说静态、动态时序模拟的优缺点。
（威盛VIA2003.11.06上海笔试试题）
19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。
（威盛VIA
2003.11.06上海笔试试题）
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，
使得输出依赖于关键路径。
（未知）
21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优
点），全加器等等。
（未知）
22、卡诺图写出逻辑表达使。
（威盛VIA2003.11.06上海笔试试题）
23、化简F（A,B,C,D）=m（1,3,4,5,10,11,12,13,14,15）的和。
（威盛）
24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-
wellprocess.Plotitstransfercurve（Vout-Vin）Andalsoexplainthe
operationregionofPMOSandNMOSforeachsegmentofthetransfercurve?
（威
盛笔试题circuitdesign-beijing-03.11.09）
25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefine
therationofchannelwidthofPMOSandNMOSandexplain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？
（仕兰微电子）
27、用mos管搭出一个二输入与非门。
（扬智电子笔试）
28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateand
explainwhichinputhasfasterresponseforoutputrisingedge.（lessdelay
time）。
（威盛笔试题circuitdesign-beijing-03.11.09）
29、画出NOT,NAND,NOR的符号，真值表，还有transistorlevel的电路。
（Infineon笔
试）
30、画出CMOS的图，画出tow-to-onemuxgate。
（威盛VIA2003.11.06上海笔试试题）
31、用一个二选一mux和一个inv实现异或。
（飞利浦－大唐笔试）
32、画出Y=A*B+C的cmos电路图。
（科广试题）
33、用逻辑们和cmos电路实现ab+cd。
（飞利浦－大唐笔试）
34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C（D+E）。
（仕兰微电子）
35、利用4选1实现F（x,y,z）=xz+yz’。
（未知）
36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化
简）。
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。
（Infineon笔试）
38、为了实现逻辑（AXORB）OR（CANDD），请选用以下逻辑中的一种，并说明为什
么？
1）INV2）AND3）OR4）NAND5）NOR6）XOR答案：
NAND（未知）
39、用与非门等设计全加法器。
（华为）
40、给出两个门电路让你分析异同。
（华为）
41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）
42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0
多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。
（未知）
43、用波形表示D触发器的功能。
（扬智电子笔试）
44、用传输门和倒向器搭一个边沿触发器。
（扬智电子笔试）
45、用逻辑们画出D触发器。
（威盛VIA2003.11.06上海笔试试题）
46、画出DFF的结构图,用verilog实现之。
（威盛）
47、画出一种CMOS的D锁存器的电路图和版图。
（未知）
48、D触发器和D锁存器的区别。
（新太硬件面试）
49、简述latch和filp-flop的异同。
（未知）
50、LATCH和DFF的概念和区别。
（未知）
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。
（南山之桥）
52、用D触发器做个二分颦的电路.又问什么是状态图。
（华为）
53、请画出用D触发器实现2倍分频的逻辑电路？
（汉王笔试）
54、怎样用D触发器、与或非门组成二分频电路？
（东信笔试）
55、Howmanyflip-flopcircuitsareneededtodivideby16?
（Intel）16分频？
56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出
carryout和next-stage.（未知）
57、用D触发器做个4进制的计数。
（华为）
58、实现N位JohnsonCounter,N=5。
（南山之桥）
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？
（仕兰
微电子）
60、数字电路设计当然必问Verilog/VHDL，如设计计数器。
（未知）
61、BLOCKINGNONBLOCKING赋值的区别。
（南山之桥）
62、写异步D触发器的verilogmodule。
（扬智电子笔试）
moduledff8（clk,reset,d,q）;
inputclk;
inputreset;
input[7:
0]d;
output[7:
0]q;
reg[7:
0]q;
always@（posedgeclkorposedgereset）
if（reset）
q<=0;
else
q<=d;
endmodule
63、用D触发器实现2倍分频的Verilog描述？
（汉王笔试）
moduledivide2（clk,clk_o,reset）;
inputclk,reset;
outputclk_o;
wirein;
regout;
always@（posedgeclkorposedgereset）
if（reset）
out<=0;
else
out<=in;
assignin=~out;
assignclk_o=out;
endmodule
64、可编程逻辑器件在现代电子设计中越来越重要，请问：
a）你所知道的可编程逻辑器
件有哪些？
b）试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
（汉王笔试）
PAL，PLD，CPLD，FPGA。
moduledff8（clk,reset,d,q）;
inputclk;
inputreset;
inputd;
outputq;
regq;
always@（posedgeclkorposedgereset）
if（reset）
q<=0;
else
q<=d;
endmodule
65、请用HDL描述四位的全加法器、5分频电路。
（仕兰微电子）
66、用VERILOG或VHDL写一段代码，实现10进制计数器。
（未知）
67、用VERILOG或VHDL写一段代码，实现消除一个glitch。
（未知）
68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解
的）。
（威盛VIA2003.11.06上海笔试试题）
69、描述一个交通信号灯的设计。
（仕兰微电子）
70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。
（扬智电子笔试）
71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱
数。
（1）画出fsm（有限状态机）；
（2）用verilog编程，语法要符合fpga设计
的要求。
（未知）
72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：
（1）
画出fsm（有限状态机）；
（2）用verilog编程，语法要符合fpga设计的要求；（3）设计
工程中可使用的工具及设计大致过程。
（未知）
73、画出可以检测10010串的状态图,并verilog实现之。
（威盛）
74、用FSM实现101101的序列检测模块。
（南山之桥）
a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。
例如a：
0001100110110100100110
b：
0000000000100100000000
请画出statemachine；请用RTL描述其statemachine。
（未知）
75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。
（飞利浦－大唐
笔试）
76、用verilog/vhdl写一个fifo控制器（包括空，满，半满信号）。
（飞利浦－大唐笔试）
77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：
y=lnx，其中，x
为4位二进制整数输入信号。
y为二进制小数输出，要求保留两位小数。
电源电压为3~5v假
设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。
（仕兰微
电子）
78、sram，falshmemory，及dram的区别？
（新太硬件面试）
79、给出单管DRAM的原理图（西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9
－14b），问你有什么办法提高refreshtime，总共有5个问题，记不起来了。
（降低温
度，增大电容存储容量）（Infineon笔试）
80、PleasedrawschematicofacommonSRAMcellwith6transistors,pointout
whichnodescanstoredataandwhichnodeiswordlinecontrol?
（威盛笔试题
circuitdesign-beijing-03.11.09）
81、名词:
sram,ssram,sdram
名词IRQ,BIOS,USB,VHDL,SDR
IRQ:
InterruptReQuest
BIOS:
BasicInputOutputSystem
USB:
UniversalSerialBus
VHDL:
VHICHardwareDescriptionLanguage
SDR:
SingleDataRate
压控振荡器的英文缩写（VCO）。
动态随机存储器的英文缩写（DRAM）。
名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、
IRQ,BIOS,USB,VHDL,VLSIVCO（压控振荡器）RAM（动态随机存储器），FIRIIRDFT（离散
傅立叶变换）或者是中文的，比如：
a.量化误差b.直方图c.白平衡
____________________________________________________________________________
IC设计基础（流程、工艺、版图、器件）
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路
相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA
等的概念）。
（仕兰微面试题目）
2、FPGA和ASIC的概念，他们的区别。
（未知）
答案：
FPGA是可编程ASIC。
ASIC:
专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一
个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与
门阵列等其它ASIC（ApplicationSpecificIC）相比，它们又具有设计开发周期短、设计
制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点
3、什么叫做OTP片、掩膜片，两者的区别何在？
（仕兰微面试题目）
4、你知道的集成电路设计的表达方式有哪几种？
（仕兰微面试题目）
5、描述你对集成电路设计流程的认识。
（仕兰微面试题目）
6、简述FPGA等可编程逻辑器件设计流程。
（仕兰微面试题目）
7、IC设计前端到后端的流程和eda工具。
（未知）
8、从RTLsynthesis到tapeout之间的设计flow,并列出其中各步使用的tool.（未知）
9、Asic的designflow。
（威盛VIA2003.11.06上海笔试试题）
10、写出asic前期设计的流程和相应的工具。
（威盛）
11、集成电路前段设计流程，写出相关的工具。
（扬智电子笔试）
先介绍下IC开发流程：
1.）代码输入（designinput）
用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码
语言输入工具：
SUMMITVISUALHDL
MENTORRENIOR
图形输入:
composer（cadence）;
viewlogic（viewdraw）
2.）电路仿真（circuitsimulation）
将vhd代码进行先前逻辑仿真，验证功能描述是否正确
数字电路仿真工具：
Verolog：
CADENCEVerolig-XL
SYNOPSYSVCS
MENTORModle-sim
VHDL:
CADENCENC-vhdl
SYNOPSYSVSS
MENTORModle-sim
模拟电路仿真工具：
***ANTIHSpicepspice，spectremicromicrowave:
eesoft:
hp
3.）逻辑综合（synthesistools）
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gatesdelay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
最终仿真结果生成的网表称为物理网表。
12、请简述一下设计后端的整个流程？
（仕兰微面试题目）
13、是否接触过自动布局布线？
请说出一两种工具软件。
自动布局布线需要哪些基本元素？
（仕兰微面试题目）
14、描述你对集成电路工艺的认识。
（仕兰微面试题目）
15、列举几种集成电路典型工艺。
工艺上常提到0.25,0.18指的是什么？
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