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FinFET

FinFET

FinFET简介

FinFET称为鳍式场效晶体管（FinField-EffectTransistor；FinFET）是一种新的互补式金氧半导体（CMOS）晶体管。

闸长已可小于25奈米。

该项技术的发明人是加州大学伯克利分校的胡正明教授。

Fin是鱼鳍的意思，FinFET命名根据晶体管的形状与鱼鳍的相似性。

发明人

该项技术的发明人是加州大学伯克利分校的胡正明（ChenmingHu）教授[1]。

胡正明教授1968年在台湾国立大学获电子工程学士学位，1970年和1973年在伯克利大学获得电子工程与计算机科学硕士和博士学位。

现为美国工程院院士。

2000年凭借FinFET获得美国国防部高级研究项目局最杰出技术成就奖（DARPAMostOutstandingTechnicalAccomplishmentAward）。

他研究的BSIM模型已成为晶体管模型的唯一国际标准，培养了100多名学生，许多学生已经成为这个领域的大牛，曾获Berkeley的最高教学奖；于2001~2004年担任台积电的CTO。

英特尔公布的FinFET的电子显微镜照片

工作原理

FinFET闸长已可小于25纳米，未来预期可以进一步缩小至9纳米，约是人类头发宽度的1万分之1。

由于在这种导体技术上的突破，未来芯片设计人员可望能够将超级计算机设计成只有指甲般大小。

FinFET源自于传统标准的晶体管—场效晶体管（Field-EffectTransistor；FET）的一项创新设计。

在传统晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构。

在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开。

这种设计可以大幅改善电路控制并减少漏电流（leakage），也可以大幅缩短晶体管的闸长。

[2]

发展状态

在2011年初，英特尔公司推出了商业化的FinFET，使用在其22纳米节点的工艺上[3]。

从IntelCorei7-3770之后的22纳米的处理器均使用了FinFET技术。

由于FinFET具有功耗低，面积小的优点，台湾积体电路制造股份有限公司（TSMC）等主要半导体代工已经开始计划推出自己的FinFET晶体管[4]，为未来的移动处理器等提供更快，更省电的处理器。

从2012年起，FinFET已经开始向20纳米节点和14纳米节点推进。

finfet和普通cmos的区别

CMOS（ComplementaryMetalOxideSemiconductor），互补金属氧化物半导体，电压控制的一种放大器件。

是组成CMOS数字集成电路的基本单元。

在计算机领域，CMOS常指保存计算机基本启动信息（如日期、时间、启动设置等）的芯片。

有时人们会把CMOS和BIOS混称，其实CMOS是主板上的一块可读写的RAM芯片，是用来保存BIOS的硬件配置和用户对某些参数的设定。

在今日，CMOS制造工艺也被应用于制作数码影像器材的感光元件，尤其是片幅规格较大的单反数码相机。

SOI和体硅FinFET的比较

RRAM发表于:

2010-4-0620:

47来源:

半导体技术天地

本文比较了SOI和体硅FinFET器件在性能、加工工艺及其成本上的差异。

如果要使SOI和体硅的FinFET器件具有相类似的性能，体硅FinFET器件的制备流程将更为复杂。

在SOI晶圆上，氧化埋层隔离了分立的晶体管，而在体硅器件中，隔离作用则必须通过晶圆工艺来形成。

我们将证明，由于体硅FinFET工艺更为复杂，使得器件的差异性达到SOI的140%～160%，并会对制造和工艺控制产生严峻的挑战。

虽然SOI基片更为昂贵一些，但更为复杂的体硅FinFET工艺成本的增加大体上已抵消了这部分开销，从而使得在大批量生产时其成本能与体硅工艺大体上相当。

HoracioMendez,SOIIndustryConsortium,Austin,Texas,USA;DavidM.Fried,IBM,EastFishkill,NYUSA;SrikanthB.Samavedam,FreescaleSemiconductor,EastFishkill,NYUSA;ThomasHoffmann,IMEC,Leuven,Belgium;Bich-YenNguyen,Soitec,Austin,Texas,USA

当半导体业界向22nm技术节点挺进时，一些制造厂商已经开始考虑如何从平面CMOS晶体管向三维（3D）FinFET器件结构的过渡问题。

与平面晶体管相比，FinFET器件改进了对沟道的控制，从而减小了短沟道效应。

平面晶体管的栅极位于沟道的正上方，而FinFET器件的栅极则是三面包围着沟道，能从两边来对沟道进行静电控制。

3D结构的挑战

3D结构将会产生新的寄生电容和特征尺寸，这些都必须加以控制以优化晶体管的性能。

FinFET器件的栅长是在平行于“鳍”方向的长度，而沟道的宽度是两倍于“鳍”高度再加上“鳍”的宽度。

“鳍”的高度限制了驱动电流和栅电容，而“鳍”厚度会影响到对阈值电压和短沟道的控制，还会影响到其二级效应，如功耗。

在一个22nm技术节点的器件中，“鳍”宽度可能为10～15nm范围，理想的“鳍”高是宽度的两倍或更多，因为增加“鳍”的高度可以提高晶体管的集成密度，以在更小的占位面积上形成更大的有效栅宽。

然而，对体硅FinFET器件而言，更高的“鳍”使得对“鳍”的刻蚀、“鳍”壁的凹槽刻蚀，以及隔离注入变得更为困难，这些将在下面的文章中进行讨论。

在器件的制造中要控制如此小尺寸的3D结构，这就给工艺控制带来新的挑战。

构建“鳍”结构的沟槽刻蚀，必须保持好2:

1或者更大深宽比结构的垂直轮廓，使其边墙具有最小的粗糙度。

差异性及良品率问题是制造厂商决定采用哪种制备工艺的重要考虑因素。

本文将分析两种具有应用前景的FinFET工艺流程的性能、差异性及其成本，其中一种是采用绝缘体上硅（SOI）基片，另外一种是使用离子注入形成PN结来进行“鳍”隔离的体硅基片。

采用SOI基片的工艺流程。

基于SOI的FinFET工艺最为简单。

形成“鳍”的刻蚀过程将会在进行到晶圆氧化埋层时自动中止，“鳍”的高度将完全取决于初始SOI上Si层的厚度。

此外，由于存在着氧化埋层，相邻的“鳍”之间在电学上是完全隔离的，不需要再进行额外的隔离工艺。

在全耗尽的情况下，该技术节点将考虑采用未经掺杂沟道的器件，因而只需要制作栅极并对源/漏进行注入掺杂就可以完成整个器件的制造工艺。

采用体硅基片的工艺流程。

与SOI相比，如果采用体硅基片，就无法在“鳍”的底部形成清晰的界面，而且不存在本征隔离层（氧化层）。

因而就必须采用额外的器件隔离工艺。

在形成PN结隔离的工艺流程中（图1），完成“鳍”的刻蚀后紧跟着要进行氧化物的填充步骤。

氧化物要能够很好地填充很深的、且深宽比大的沟槽，要保证不产生孔洞和其它类型的缺陷。

随后磨削抛光氧化物直至硅暴露，以确定“鳍”的高度，再进行对氧化层进行凹槽刻蚀以便在“鳍”之间清理出空间。

这种氧化层凹槽刻蚀和最初的硅沟槽刻蚀相类似，都没有明显的刻蚀终止层，其刻蚀深度完全取决于刻蚀的时间，随着设计中“鳍”间隔变化而使“鳍”密度发生变化时，刻蚀就会受到微负载（图形）效应的影响。

虽然填充的氧化物会将相邻的“鳍”绝缘隔离，但是晶体管依然可以通过氧化物下部的硅衬底相连，这就需要通过高剂量的、大角度离子注入以在“鳍”的底部形成掺杂PN结，才能最终形成器件的隔离结构。

图1.采用PN结隔离的体硅FinFET器件的工艺流程。

“材料隔离”工艺流程。

一些研究还在考虑采用“材料隔离”工艺（图2），在该工艺中，氧化物从沟槽向“鳍”的底部生长并穿透形成隔离，需要采用一种硬掩模边墙来保护“鳍”的两壁。

在这种工艺中，氧化物生长程度取决于其生长的时间，这就要求所有的“鳍”都必须具有相同的厚度，才能形成完全的氧化物隔离。

氧化物隔离生长过程本身就非常难以控制，而且与PN结隔离工艺相比还增加了多个工艺步骤。

由于其自身的复杂性，我们认为“材料隔离”方法在实际生产中并不可行，所以在随后的分析讨论中我们将不再考虑这种工艺。

图2.“材料隔离”体硅FinFET器件的工艺流程。

SOI和体硅工艺都可以达到类似的性能

对于器件的直流DC性能而言，尺寸类似的SOI和体硅FinFET器件可以获得相似的开/关电流比[1]。

但在考虑PN结漏电流和寄生电容等参数时，两种器件的表现就会开始显现出差别。

由于SOI本身就具有底部的平面氧化层，使其更容易实现22nm技术节点器件的目标性能。

正如前面所述，在采用PN结进行隔离的FinFET器件中，其隔离是通过在“鳍”底部形成高剂量（1018/cm3）的掺杂层来实现的。

该掺杂层可以在凹槽氧化物淀积和刻蚀之前或者之后通过离子注入形成，但在PN结和氧化层之间的对准就变得至关重要，它对器件性能的影响与平面晶体管中边墙－沟道间的对准要求相类似。

在凹槽氧化物淀积和刻蚀之前就进行离子注入会放大凹槽刻蚀的非均匀性，从而对器件性能产生影响，而凹槽刻蚀工艺步骤的本身就已经是一个技术上的挑战。

所以，为了能商业化应用大多数工艺考虑都先进行氧化物淀积和刻蚀，使用氧化层来对准PN结的离子注入。

即使是采用这种工艺顺序，优化了注入工艺的参数，以在“鳍”的底部形成适当的掺杂PN结，但它同样也是充满了挑战性。

即使是在最佳条件下，离子注入工艺也会产生掺杂梯度，由于在“鳍”体的内部存在注入掺杂的梯度分布，使得要在“鳍”底形成足够剂量的注入掺杂成为一件非常困难的事情。

要使SOI和体硅FinFET器件可以达到相当的漏电性能，体硅FinFET中掺杂剂量的随机涨落都将影响到晶体管的性能（图3）。

SOI器件由于不需要进行PN结隔离的离子注入，就不会有这种效应。

图3.SOIFinFET、体硅FinFET和平面晶体管的性能比较[2]。

PN结隔离和SOI氧化埋层隔离在结构的不同还会影响到器件的寄生电容。

由于设计结构不同，所有的FinFET器件都比类似的平面晶体管更容易产生寄生效应[3]。

氧化埋层的存在有利于减少SOI器件的寄生电容，而PN结隔离的体硅器件却需要接受“PN结”带来的额外电容。

然而，当“鳍”的高度增加时器件的总电容会增大，使得PN结电容的贡献将变成次要的因素。

如果“鳍”高度大于40～50nm，PN结电容的存在将只会使环形振荡器的性能影响5%～6%。

减少差异性

虽然可以通过对其性能的对比来评价不同的候选工艺，但是“最好”的工艺往往由于其由于设计不同而差别很大。

高性能的设计可能并不太关注器件的总体成本，而是更为关注器件性能的差异性以及如何来降低它们的差异性。

一种低功耗的消费类芯片可能最为关心的是漏电流和功耗问题，但也可能对成本非常敏感。

与其试图解决所有这些问题，还不如将我们的分析聚焦于在简化了的通用工艺的差异性和成本问题上。

从器件成本和差异性的观点来看，我们的模型可以被看作是最好的案例：

它只考虑一个具有单一阈值电压的数字电路单元。

假设只考虑一个“鳍”的节距，这是一个可能的假定，就像制造商可能会通过在一个给定的器件上增加“鳍”的数量来调整晶体管的线度一样。

采用单个“鳍”节距可以简化光刻和蚀刻工艺，这是一个重要的简化考虑，因为上述两种工艺本身都很可能在22nm技术节点时面临着挑战。

更实际的器件可能需要增加成本和增加工艺的步骤数。

添加阈值电压调整就需要增加新的离子注入掩模，而添加金属层需要增加更多的金属层淀积、图形光刻以及抛光等工艺步骤。

我们希望读者能够在我们所提供的框架内来评价它们本身的工艺。

为了对器件差异性进行分析，我们假设SOI和体硅的FinFET器件都采用类似的工艺设备集合，例如，我们认为SOI沟槽刻蚀并不比体硅相应的工艺能达到更严格的容差，我们还假设两种工艺设备集合在随后都能进行相同的工艺改进。

然而，体硅FinFET器件所需要增加的额外工艺步骤切实增加了其差异性。

在SOI工艺流程中（表1），最主要的差异性来源是基片硅层本身（它决定了“鳍”的高度）、“鳍”刻蚀的垂直性以及其边墙质量。

体硅FinFET器件（表2）也同样会受到“鳍”刻蚀差异性的影响，而且在实际上，由于它还需要额外的氧化物隔离，这意味着在具有更高的深宽比情况下“鳍”必须能保持好它的垂直轮廓。

此外，与SOI的氧化埋层可作为刻蚀终止层相比，体硅FinFET不管是“鳍”的刻蚀还是凹槽氧化层的刻蚀都没有刻蚀终止层，而只能依靠时间来控制刻蚀过程，成为控制工艺差异性的一个弱点，同时它还存在微负载效应。

最后需要强调的是，如同我们前面所讨论的一样，对PN结隔离注入的控制也将是非常困难的。

表1.产生SOIFinFET器件差异性的来源。

表2.体硅PN结隔离FinFET器件差异性的来源。

体硅FinFET器件工艺步骤不但可能存在着更大的差异性，而且在工艺步骤数量上也超过SOI器件。

如表3所示，在我们的模型中，SOI工艺需要56个工艺步骤，而使用PN结隔离的体硅工艺则需要91个工艺步骤，还包括增加了两个额外的掩模层。

即使所有的工艺步骤差异性都相同，体硅FinFET器件也将面临更多的工艺差异性。

在我们的模型中，我们预测体硅FinFET器件工艺的差异性将会达到SOI器件的140%～160%（表4）。

表4.SOIFinFET器件和PN结隔离体硅FinFET器件的差异性比较。

体硅FinFET器件所需增加的额外工艺步骤同样会增加相应的工艺成本（表3）。

由于在SOI晶圆在大批量生产使用数量的不断增长，我们预计到2012年，SOI晶圆的成本将降低至每片$500。

即使SOI晶圆的成本依然会比体硅晶圆高，但随着单个晶圆总制作成本的提高，晶圆材料成本对整个制作成本的贡献量将会降低。

即使是对于我们的模型而言，采用SOIFinFET器件每个晶圆的总净成本也只增加了$136。

对于更为实际的工艺流程，我们预计体硅和SOI在成本上的差别将会缩小到我们本项研究的误差范围之内（图4）。

表3.SOIFinFET和PN结隔离体硅FinFET器件的成本对比，模型假设参见文中。

图4.SOI和体硅FinFET器件的总成本之差（相对于总的晶圆制作成本）。

结论

本文评价了在体硅晶圆上采用PN结隔离方法制备的FinFET器件和SOI晶圆上制备的FinFET在器件的性能、差异性和成本上的不同。

我们的分析表明，在所有的实际应用中，体硅和SOI晶圆具有类似的性能和成本；但是，由于体硅FinFET器件具有更大的工艺差异性而使得制造变得更具挑战性。

体硅晶圆加工的高差异性使其最终产品的性能变得不可预测。

我们发现，两种工艺方案具有类似的直流DC和交流AC特性。

与SOIFinFET相比，PN结隔离FinFET器件性能将会受到寄生电容增大5%～6%得影响。

与此相反，对工艺差异性的比较表明，SOIFinFET器件可能具有更好的匹配特性。

在SOI工艺中，“鳍”的高度和宽度可能更加容易控制，而体硅工艺则在制造和工艺控制方面面临着更为严峻的挑战。

在22nm技术节点阶段，对提高器件密度的期望使得FinFET器件开始具有比平面技术更为实在的优势。

首先，接触栅极的节距必须按比例缩小到小于约束栅constraininggate的长度，也就是要小于所有高性能晶体管的沟道长度。

FinFET器件本身所具有的短沟道性能优势将可以进行上述的按比例缩小，而不会产生在平面晶体管中由于需要进行大面积沟道掺杂所引起的有害效应。

同时，对SRAM位单元的期望已开始规定对每个独立晶体管在差异性上的要求。

未掺杂的体硅FinFET器件，正如大多数重点研究所关注的，是需要消除注入掺杂浓度的随机波动（RDF）对器件差异性的影响，对于低工作电压的高性能SRAM位单元来说，去除这种RDF可能是必需的。

SOIFinFET由于增加了基片的成本，使其总的器件成本有所增加。

但在大批量生产中，这种基片成本的增量将在很大程度上能抵消由于体硅器件复杂工艺造成的成本增量。

14纳米FinFET工艺成争夺焦点全球代工战拉开帷幕

14nmFinFET工艺优势多多，相比业界的20nm工艺，14nmFinFET工艺可提升20%的速度，降低35%的功耗，晶体管密度提升15%。

全球代工的战火再起，由之前的28nm向16nm/14nmFinFET工艺延伸。

28nm制程可以认为是半导体业的拐点。

因为一直以来依尺寸缩小所推动产业进步至此发生巨大的变化，通常每两年前进一个工艺节点，减少制造成本约50%的节奏，到了28nm以下开始减缓，部分情况下成本反而会有所上升。

反映到产业层面，企业向更小尺寸迈进的动力己不如从前。

许多顶级的IDM大厂，从28nm开始执行轻资产策略（fablite），拥抱代工。

这导致全球代工厂如日中天。

特别是日前三星继英特尔之后宣布14nm将量产，使得代工争夺战中16nm/14nm订单成为新的焦点。

全球代工第一阵营中，原先有台积电、联电及格罗方德（Globalfoundries），现在IDM超级大厂三星及英特尔也加入代工行列，导致代工第一阵营中的争斗形势呈现复杂化。

AMD获14nmFinFET工艺能否站起

全球第二大晶圆代工厂GLOBALFOUNDRIES（以下简称GF）是从AMD分出去的，而且也是AMD最重要的合作伙伴之一，虽然傍上的中东土豪很有钱，但是土豪们并不懂技术，GF公司独立初期在28nm工艺上进展不顺，AMD第一代LlanoAPU就深受其害，之前签订的长期供货协议也让AMD宁愿选择赔钱也要脱离泥坑，这事直到现在都在影响AMD的业绩。

不过现在AMD有点盼头了，GF日前宣布跟三星电子达成了14nmFinFET工艺授权协议，新一代工艺应该会稳定下来了。

GF之前推过14nm-XM工艺

三星电子、GF以及IBM都是通用开放联盟（CommonPlatformAlliance）的成员，三者共同投资半导体工艺研发，技术共享，此前就有消息称他们将在14nm节点上启用FinFET工艺，Intel的说法是3D晶体管，他们在22nm节点上就已经使用了这种工艺。

双方签署的是多年授权协议，目前14nmFinFET工艺的PDK（processdesignkits，处理器设计套件）已经有了，客户已经可以使用新模型、设计工具及技术文档开始设计工作了，预计今年底会正式量产14nm-FinFET工艺

GF与三星的声明说是二者合作，实际上是三星授权14nmFinFET工艺给GF公司。

GF之前也曾推出过14nm-XM工艺，这种工艺将使用FinFET工艺，但是会混合20nm工艺的部分优点，预计在2014年量产。

不过回头看看GF两年的工艺进展，别说14nm-XM工艺了，20nm工艺也没见他们规模量产，目前只有TSMC的20nm工艺才正式量产。

所以GF与三星的14nmFinFET授权协议很可能意味着GF自家的14nm-XM工艺玩完了，因为三星的14nmFinFET工艺优点更多，三星开发14nmFinFET工艺的时间更长，经验更丰富。

第二个受影响的则是AMD，所以AMD全球副总LisaSu也在声明中表态了，她表示GF、三星的合作给了AMD一个增强他们技术IP的机会，双方的先进工艺将为AMD新一代产品奠定基础。

最后，三星、GF的合作也让之前GF与苹果的暧昧关系更有根据了，此前就有传闻称GlobalFoundries也可能加入苹果代工阵营，还有三星的工程师帮助GF建厂。

苹果的去三星化人尽皆知，今年的A系处理器已经基本确定会有TSMC的参与，未来也可能会有GF的份，如果他们的制程工艺能够稳定下来。

苹果与高通订单成风向标

三星与格罗方德联盟可能提前进入14nm量产，高通与苹果的订单会成争夺焦点。

全球代工的客户70%来自fabless，而依目前的态势，其中高通与苹果两家大户的订单成为争夺焦点。

反映出半导体业的推动力正由PC转向移动终端，包括手机及平板电脑等，整个产业供应链发生大的改变。

高通依靠向全球智能手机提供芯片及专利授权，2013年销售额己达248亿美元，其中1/3来自授权费用。

据Ddaily2014年5月的数据，在全球移动处理器市场中，高通市占率分别为：

2011年48.7%、2012年42.9%、2013年53.6%。

苹果相应分别为14.4%、15.90%和15.70%。

这是因为苹果仅在手机及平板电脑中采用自己设计的处理器芯片，Mac计算机中仍采用英特尔芯片。

高通在移动处理器行业拥有无可争议的霸主地位，虽然说目前已经有其他fabless厂商对于高通形成压力，但其优势依旧非常明显，各大品牌手机的旗舰机几乎都清一色地使用了高通芯片。

目前高通的高端芯片骁龙805，64位8核，采用20nm工艺。

苹果手中也握有大订单，之前由三星代工，近期它自己设计的20nm制程A8芯片已部分移至台积电加工。

显然台积电是想继续扩大战果，争取2015年它的16nm生产线上可为苹果的A9处理器代工。

但是情况是错综复杂的，其中既有竞争关系，也有技术方面的问题。

谁都清楚，2015年三星与格罗方德联盟可能提前进入14nm量产，相比台积电的16nm制程具有优势。

连张忠谋也坦承这一步台积电可能会落后，所以把希望寄托在2016年的10nm制程决战上。

但是，三星与格罗方德联盟有可能受到产能不足困绕，为未来竞争平添了变数。

而目前台积电已经拥有20nm制程产能达7万片/月。

不管如何，高通与苹果的订单会成为争夺焦点，但是苹果的原则是不把鸡蛋放在同一个篮子里。

代工战场谁能胜出？

台积电在代工中独霸的态势，尽管近期内无法动摇它，但是会受到侵蚀。

代工业的成长不可能一蹴而成，其中台积电的老大地位不可动摇。

尤其是2009年张忠谋第二次执掌公司以来，采用令人胆寒的积极投资扩张策略，在2010年～2013年期间总投资达300多亿美元，使得先进制程技术不断推进，再次稳固了代工龙头地位，并取得十分喜人的结果。

2013年台积电总产能约月产130万片（8英寸计），其中28nm产能为月产13万片（12英寸计），全球市占率按销售额计达80%。

而且它的28nm爬坡速度非常快，2011年第四季度它的28nm刚刚启步，季销售额才1.5亿美元，至2012年年底已经占年销售额170亿美元的24%，达40.8亿美元，2013年年底占近200亿美元销售额的37%，达到65亿美元。

以每月6万片晶圆的产能来计算，台积电20nm制程晶圆的平均价格估计在2014年第四季度达到每片6000美元，与28nm晶圆平均价格（约4500美元～5000美元）相较有很大的提升。

而估计其16nm/14nm的FinFET晶圆的生产成本约为每片4000美元，加上毛利率约45%，销售价格则为每片7270美元。

如果台积电对于20nm制程的预测准确，从整体上看它的20nm制程的市占率，将会在2014年第四季度时达到全球的95%。

由此可以看出台积电代工老大地位不可动摇的原因：

一是成品率高达90%，对手们可能约70%；二是拥有向客户提供支持的约6300项IP专利，业界戏称如有个“图书馆”一样；三是产能迅速到位，如28nm的产能达月产13万片，是格罗方德的3倍。

台积电在代工中独霸的态势，尽管近期内无法动摇它，但是一定会受到侵蚀，也即它不太可能维持住48%以上的高毛利率。

其中的争夺既有16nm/14nm也有28nm代工。

28nm目前仍是主战场，因为这一块的全球市场规模约有80亿美元～100亿美元。

三星与格罗方德联盟的优势在于提出了FDSOI的28nm新工艺路线，对于要求更低功耗的芯片具有吸引力。

另外，它们的代工价格一定会低于台积电。

至于联电与中芯国际的28nm，尽管它们都声称马上能准备好，但受限于产能，以及技术上的爬坡时间，想要获得大的突破，尚需时间。

另外，不可否认英特尔是个潜在对手。

因为从工艺制程的技术水平以及研发投入上看，它肯定都是全球最领先的。

但是，英特尔欲从IDM模式转向代工不是一件容易的事。

一方面是把大量的产能转向代工，英特尔从思想上尚未下最后的决心，英特尔处理器的平均毛利率高达68%，代工厂毛利率可无法有那么高。

另一方面，它缺乏代工所需