EDA实验多功能数字钟课程设计.docx
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EDA实验多功能数字钟课程设计
课程设计报告
设计题目：
EDA实现多功能数字钟
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课程设计任务书
题目EDA实验多功能数字钟
任务与要求
一、实验任务：
用FPGA器件和EDA技术实现多功能数字钟的设计
已知条件：
1、MAX+Plus软件
2、FPGA实验开发装置
基本功能：
1、以数字形式显示时、分、秒的时间；
2、小时计数器为24进制；
3、分、秒计数器为60进制。
二、小时计数器为24进制
原理图如下：
对该图进行编译及波形仿真如下：
分析及结论：
小时计数器是24进制用当下面的74161到9时等下个脉冲来是向上面一个74161进位使的上面的74161记数。
但是等到上面的计到2时下面的将不能超过4所以等上面的计到2，下面的计到4时就将两个74161共同预置。
从而实现00—24分的记数功能。
仿真波形显示里23小时到00分的循环的过程仿真到位。
对上述仿真波形图进行打包工作，将24进制图建立成模块：
三、分计数器为60进制
原理图如下：
对该图进行编译及波形仿真如下：
分析及结论：
分计数器是60进制的。
当下面的74161到9时等下个脉冲来是向上面一个74161进位使的上面的74161计数，到5时将两个74161共同预置。
从而实现00—59秒的记数功能。
Cp60S为向分的进位信号上跳沿有效。
仿真波形显示里59秒到00秒的循环的过程，仿真到位。
对上述仿真波形图进行打包工作，将60进制图建立成模块：
四、秒计数器为60进制
原理图如下：
对该图进行编译及波形仿真如下
分析及结论：
秒计数器是60进制的。
当下面的74161到9时等下个脉冲来是向上面一个74161进位使的上面的74161计数，到5时将两个74161共同预置。
从而实现00—59秒的记数功能。
Cp60S为向分的进位信号上跳沿有效。
仿真波形显示里59秒到00秒的循环的过程，仿真到位。
对上述仿真波形图进行打包工作，将60进制图建立成模块：
五、多功能数字钟的主体部分
原理图如下：
仿真波形图如下：
六、下载
1、添加译码模块后的原理图
对上述图形进行编译及波形图如下
2、选用器件
3、分配引脚号
4、对器件进行下载
下载模块的原理图如下
七、心得体会：
充分体会到了合作的重要性，在协同中发觉自己的不足，认真听取同伴的意见。
开始日期2013年12月20日完成日期2013年12月20日
课程设计所在单位理学院电子科学系
EDA设计实习成绩评定表
评定项目
容
满分
评分
总分
学习态度
学习认真，态度端正，遵守纪律
10
答疑和设计情况
认真查阅资料，勤学好问，提出的问题有一定的深度，分析解决问题的能力教强。
40
说明书质量
设计方案正确、表达清楚；设计思路、实验（论证）方法科学合理；达到课程设计任务书规定的要求；图、表、文字表达准确规，上交及时。
40
回答问题情况
回答问题准确，基本概念清楚，有理有据，有一定深度。
10
总成绩
采用五级分制或百分制。
五级分制：
优、良、中、及格、不及格
指导教师评语：
签名：
年月日
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