JESD204协议规范正文中文版翻译.docx

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JESD204协议规范正文中文版翻译

4.7设备时钟（deviceclock）

器件时钟（deviceclock）是JESD204B系统中每个单元的时序参考。

每个发送器和接收器设备必须从时钟发生器电路接收其设备时钟，该时钟发生器电路为源时钟，从一个共同源产生所有设备时钟。

设备时钟信号可以具有与帧或多帧的不同周期，并且设备负责从设备时钟周期生成帧时钟周期和/或多帧时钟周期。

器件时钟，帧时钟和多帧时钟频率之间允许的频率关系取决于JESD204B子类，如下所示：

•子类0：

由设备实现者指定。

•子类1：

多帧周期应为设备时钟周期的整数倍。

•子类2：

多帧周期应为设备时钟周期的整数倍。

另外，TX设备时钟周期应为RX设备时钟周期的整数倍，或者RX设备时钟周期应为TX设备时钟周期的整数倍。

4.8帧时钟和本地多帧时钟（flameclockandlocalmultiflameclock）

帧时钟域形成应用层和JESD204链路层之间的接口。

对于数据以多帧排列的链路（对于支持确定性延迟的链路和/或具有多个通道的链路是强制的），多帧与这些设备中的（本地）多帧时钟（LMFC）的边沿对齐。

每个发送器和接收器设备必须接收一个单独的设备时钟信号，从中可以导出帧和多帧周期。

设备时钟可以以帧或多帧时钟的频率提供。

一个帧或多帧时钟不是直接提供给设备时钟输入，而是在设备内派生出来的，称为“本地”时钟。

如果多帧时钟是在一个设备中派生出来的，那么子类1设备的LMFC相位由采样SYSREF输入决定，子类2设备的LMFC相位SYNC~的上升沿决定。

帧和多帧时钟应符合以下要求：

•所有发送器和接收器设备的帧周期必须相同。

•所有发送器和接收器设备的多帧周期必须相同。

•JESD204系统中的所有帧时钟和多帧时钟必须从一个相同源时钟派生。

•在每个设备中，帧时钟和LMFC必须相位对齐。

•帧时钟和LMFC的相位应由检测到SYSREF信号处于激活状态的设备时钟边沿决定（对于第1子类设备）。

•帧时钟的相位应在检测到同步解除后由“调整时钟”边缘决定。

（适用于第2子类设备）

•设备可以选择允许以细粒度增量调整LMFC（和帧时钟）相位对准。

这是为了在一个系统中的所有设备中提供完全对齐LMFC的灵活性。

4.9SYNC接口

SYNC接口用作从接收器到发送器的对时序要求严格的返回路径。

它应与接收设备的内部帧时钟同步。

如果需要在SYNC接口上进行信息传递（子类0和子类2操作所需）的特定要求，烈建议与Tx帧时钟保持同步。

SYNC接口只包含一个信号，由SYNC~表示。

波形符号表示信号为低电平有效。

在差分接口的情况下，信号的真实部分是低电平有效。

图11显示了与SYNC~信号相关的关键时序规范，SYNC~信号对于需要向后兼容JESD204A的子类0和子类2确定性延迟设备都是必需的。

4.通道间设备同步接口（Lane-to-laneinter-devicesynchronizationinterface）

对于不支持确定性等待时间的设备（即，子类0），不同接收器设备（DAC）之间的同步将需要单独的接口来同步用于通道对齐的本地时序参考。

该接口期望能与帧时钟同步。

建议该接口使用与设备时钟接口相同的电气特性。

设备用户无需为通道间设备同步接口生成单独的时钟信号。

对于支持确定性延迟的设备，不需要这个单独的设备间同步接口。

4.11SYSREF信号

在子类1确定性延迟系统中，SYSREF信号被分发到系统中的所有设备,目的是识别设备时钟边沿，该边沿用于对齐内部LMFC和帧时钟的相位。

由于LMFC和帧时钟通常与字符时钟对齐，因此在调整LMFC和帧时钟时，可能需要同时调整字符时钟的相位。

SYSREF可以是周期性，单次触发（选通脉冲型）或“间隙”周期性信号。

它是一个由设备时钟采样的高电平有效信号。

设备必须能够支持在设备时钟上升沿时采样SYSREF，但也可以选择允许在设备时钟下降沿采样SYSREF。

对于周期性或“间隙”周期性SYSREF信号，周期应为LMFC周期的整数倍。

设备内的LMFC和帧时钟应与设备时钟采样边沿相位对齐，采样SYSREF值在该边缘从0->1转换。

系统中的所有设备都不必生成相同的SYSREF信号。

但是，要求以SYSREF能被系统中所有设备有效采样的确定关系的方式产生到所有设备的SYSREF信号。

下图13所示为说明这一概念（使用设备时钟上升沿对SYSREF进行采样）并显示同步采样两个设备上有效SYSREF信号的时序图。

JESD204B链路上的延迟不确定性是由系统内Tx和Rx设备中的LMFCs相位对齐的不确定性造成的。

最小化延迟不确定性依赖于TX和RX中以由在同一时刻发生的事件来控制的帧时钟和LMFC的生成。

对于子类1设备，此时刻对应于检测到SYSREF信号由0->1转换的设备时钟周期。

因此，建议系统实施者遵循这些准则，以尽量减少Tx和RxLMFCs之间的相位对齐偏移。

1.必须最小化系统中设备时钟输入之间的偏差。

2.必须在系统内分发SYSREF（与设备时钟源同步），以便在设备接收器上实现最大的建立/保持一致性。

3.理想情况下，SYSREF应具有相对于器件时钟的时序关系，如图14所示。

但是，对于非常高速的器件时钟，可能无法满足SYSREF建立/保持时间要求。

通过控制SYSREF信号的相位相对于对其进行采样的器件的建立/保持时间要求，可以最小化JESD204B链路上的延迟不确定性。

通过控制设备相对采样的建立/保持时间要求的SYSREF信号相位，可以最大限度地减少通过JESD204B链路产生的延迟不确定性。

强烈建议对SYSREF和设备时钟使用相同类型的信号类型，以保持精确的时序关系。

图14显示了与SYSREF~信号相关的关键时序规范。

此处未规定这些参数的值，但发送器和接收器设备规范应规定这些值。

tSU_S（min）andtH_S（min）:

SYSREF的建立和保持时间，与器件SYSREF引脚的器件时钟有关。

Sublcass1发送器和接收器设备必须指定这些参数。

5、传输层

传输层将转换样本映射到非加扰八位字节。

JESD204为此映射提供了几个选项：

•单个转换器到单通道链路

•同一设备中的多个转换器连接到单通道链路

•单个转换器到多通道链路

•同一设备中的多个转换器连接到多通道链路

此外，可以在多点链路上组合多个转换器设备的接口。

但是，这不是一个特殊的映射情况。

传输层映射仅适用于单个转换器设备的样本，即通过单个链路传输。

一组样本和/或部分样本被分组到F个八位字节框架中。

在许多应用中，帧时钟将具有与采样时钟相同的频率。

但是，JESD204允许每个帧周期内每个转换器传输多次采样数据。

每个转换器在每一个帧周期内的采样次数S必须始终为整数。

这对于最小化SERDES电路和敏感模拟部件之间的串扰是必要的。

每次采样作为一组N'位传输，由N个数据位，可选控制位CS和可选尾位T组成。

帧结束时可能需要额外的尾位（tailbits）来将每个帧周期每个通道的整个八位字节数填满。

5.1.2单通道数据映射

5.1.2.1无过采样的用户数据映射

没有过采样的映射是参照图17指定的。

一个设备包含M个转换器，每个转换器每次采样产生n个数据位。

图片中所有项目的编号方案从0开始。

在示例中，最左边的位是最高有效位（msb），最右边的位是最低有效位（lsb）。

以下步骤描述了将样本映射到八位字节的过程：

1.将采样数据映射到线性轴，从转换器0开始，然后是转换器1等，直到所有采样数据都完成映射；

2.将采样数据映射到words。

当采样数据不包含控制位时，这些words的个数与采样数据相同。

当特定于样本的控制位可用时，有两个选项：

a.转换words是在每个转换采样数据的LSB后附加相关的控制位而形成的。

b.转换words与相应的采样数据相同。

控制位被分组为单独的控制字，该控制字附加在采样数据之后，控制字的第一个比特对应于转换器0的控制位，控制字中的下一个比特对应于转换器1的控制位，以此类推。

如果CF是帧中控制字的数量，对于单通道映射CF=0或CF=1，则每帧周期发送的words总数因此是M+CF。

3.通过添加tailbits对不是4bit整数倍的words进行扩展到最小可能组成的半字节组（半个八比特组），扩展在图17中用“NG”表示。

此步骤是可选的，在最高线路效率优先于映射中更容易重新配置的情况下可以忽略。

因此，转换words可以通过添加控制位和/或tailbits扩展到N'≥N比特的长度，其中N'是4的整数倍。

注意，对于CF=0，控制位被认为是数据字的一部分，数据和控制位之间不会有tailbits，但在控制位之后可能需要一个或多个tailbit。

对于CF=1，数据和控制位是不同的字，并且在每次采样的数据位之后可能需要一个或多个tailbit。

4.如有必要，添加tailbits使最后一步映射之后的总位数为8的整数倍。

5.将前一步骤中获得的序列重新分组为F个八位字节。

如果需要填充一个半字节组，在每个采样数据的末尾插入尾位。

在这个例子中，新的映射方法每帧需要一个额外的八位字节。

CF=0，半字拓展，单通道的4×12位转换器＋控制位+tailbits，没有控制字。

CF=1，4×12位转换器，将控制位分组成一个控制字，可以减少尾位的数量，并使得转换帧变得更短。

5.1.2.2过采样的数据映射

过采样映射类似于无过采样的映射。

在映射下一个转换器的数据之前，每个转换器将进行S次采样而不只是一次。

CF=1，4×12位转换器两次过采样的映射+控制字，一个转换器一次采样添加一个控制位，刚好组成1个八字节，无需添加tailbits。

5.1.3多通道数据映射

对于由L通道组成的链路，映射方法与单通道相同，然而，在最后一步中，会得到了一排L*F个八位字节组。

第一个F八位字节通过第0通道传输，下一个F八位字节通过第1通道传输，以此类推，最后一个F八位字节通过第L-1通道传输。

相比单通道数据映射，多通道映射需要注意下列参数：

1.参数HD控制是否将一次采样数据划分到多个通道。

在低密度模式（HD=0）中，如果需要，通过在组中的最后一个完整半字节组（NG）之后添加更多尾位（T），可以避免一组F八位字节末尾的一部分转换字。

在高密度模式（HD=1）中，转换字可能在通道边界处断开。

2.参数CF，每个链路每一帧周期的控制字总数，控制哪些通道将携带控制字的。

CF=0表示不使用控制字。

其他允许的值可以是和通道数L或转换器个数M的比值。

L通道分为L/CF个通道，每个通道传输M/CF转换器的采样。

在这些采样数据之后会插入一个控制字，每bit是这些采样的控制位。

如果控制字适合单通道，则不允许在通道边界上被断开。

图23显示了一个16×11位转换器的映射，每次采样有两个控制位，不使用控制字。

注意，控制位将每个11位采样数据扩展到一个13位字，通过尾位进一步扩展到四个半字节（16bit）。

在一个帧周期内，总共必须传输32个八位字节，例如，每帧使用8个通道传输，每个通道传输4个八位字节。

图24显示了如何通过将所有控制位分组为一个控制字在最后一个通道上传输，将每个帧周期要传输的八位字节总数减少到28。

这样就可以节省一条通道。

但是，如果只有一小部分转换器处于激活有效状态，则可能无法节省需要通道数量。

例如，只传输转换器2的数据，在图23的映射中激活通道1就足够了，而通道0、1和6必须在图24的映射中激活。

图25显示了使用两个控制字时同一转换器的映射。

此配置中不保存任何八位字节。

第3道上有空间可以传输额外采样数据，但是这在每组中要求传输等量转换器的数据时是禁止的。

5.1.4尾位（tailbit）

尾位（T）是为未加扰帧指定的，如果加扰器被使能启用，尾位与数据位一起通过加扰器馈送（见第5.2款）。

为了避免尾位阻止或显著减少帧同步符号的生成，尾位应符合以下要求之一：

•从帧到帧的尾位序列相同，或

•序列由基于至少一个多项式的伪随机发生器生成。

应该注意的是，如果不使用加扰，恒定尾位可能会导致虚假谱线。

5.1.5空闲模式

5.1.5.1

空闲模式是指连接到同一链路的一个或多个转换器处于非激活状态，但接口保持激活状态且帧结构不变的状态。

在每个链路有多个转换器的系统中，转换器可能与其他转换器共享其部分所有八位字节。

因此，非激活的转换器不能标记在数据链路层上，例如，通过8B10B代码中的控制符号。

相反，可以使用特定于采样点的控制位来实现这一目的。

也可以通过控制接口传递非激活转换器的信息（见4.13）。

5.1.5.2虚拟样本

非活动转换器的样本由虚拟样本替换。

虚拟样本没有其他要求，它们不会阻止对齐字符的生成（见5.3.3.4），无论是否启用加扰（见5.2）。

虚拟样本可以在应用层中生成，在应用层中可能不知道虚拟样本中的哪些位将映射到帧的最后一个八位字节。

因此，为了避免可能干扰对齐字符的生成，建议所有虚拟位符合与尾位相同的要求（见5.1.4）。

伪随机位是一个很好的选择，因为当禁用加扰时，它们将避免传输频谱中的峰值。

另一种选择是用传输层测试序列替换非活动转换器的样本（见5.1.6）。

但是，如果控制位作为测试序列的一部分进行切换，则标记非激活转换器的可能控制位应在整个测试序列中保持恒定。

5.1.6测试模式

5.1.6.1

传输层测试模式是这样一种状态，即来自或连接到同一链路的所有转换器的数据样本被预先确定的测试样本替换。

如果用户数据包含控制位，则用测试控制位替换控制位。

测试样本和控制位根据当前用户数据格式映射，如果启用加扰，则加扰。

通过控制接口将JESD204设备置于测试模式，见4.13。

注：

测试样本的生成和检测在应用层中进行。

JESD204链路本身不需要为了传输层测试的特殊模式。

JESD204规定了具有多帧周期性的长传输层测试模式，以及具有单帧周期性的短传输层测试模式。

使用其他测试模式是可选的。

一般来说，运输层测试测试样本应符合下列要求：

•测试样本和可能的控制位的模式应重复。

周期应为最短一帧周期的整数帧周期。

•模式应使接收器能够找到模式的连续周期之间的边界。

......

5.2加扰

虽然不强制启用加扰，但JESD204TX和RX设备应支持加扰八位字节数据，如下所示。

每通道具有1个加扰器和除扰器。

从功能上讲，它们位于传输层和链路层之间，如图27所示。

为链路启用加扰/解扰包括激活属于链路的每个通道上的各个扰码器/解扰器。

不允许只运行在链路中的某些通道包含加扰数据的混合模式。

加扰的主要目的是避免当相同八位字节数据在帧与帧之间重复时将产生的频谱峰值，光谱峰会导致敏感应用中的电磁兼容性或干扰问题。

通过混叠，它们也会在数据转换器中引起与代码相关的直流偏移。

加扰的另一个优点是它使频谱数据独立，从而使可能的频率选择效应对电气接口不会引起与数据相关的误差。

然而，转换器中的所有数字操作（包括加扰）都会产生一定量的开关噪声，因此可能存在禁用加扰的应用。

5.1.2.1加扰多项式

扰码多项式应为

该多项式的周期足够长（32,767位）以满足敏感无线电应用的频谱要求，同时允许解扰器在两个八位字节中自同步。

5.1.2.2加扰器位顺序

加扰器和解扰器通过逐帧处理发送/接收的数据的串行实现来定义。

如图28所示，首先移动帧的最左边的位。

5.2.3扰频器类型

扰频器应为自同步类型。

串行实现和并行实现的公式如图29所示。

5.2.4和图30中定义了一个可选的加扰器。

扰频器和解扰器的并行实现示例如附录D所示。

5.2.4早期同步选项

如果使用，将在用户数据开始时启用加扰。

根据图29实现的加扰器将在代码组同步（CGS）和初始通道对齐序列（ILAS）传输期间被旁路。

启用加扰器后，必须先接收两个八位字节，然后才能在加扰器和解扰器中的状态寄存器进行同步，并且解扰器开始生成正确的数据。

为了避免在启动时丢失用户数据，可以实现一个可选的加扰器，其中未加扰的八位字节也通过状态寄存器。

在加扰和非加扰操作之间的选择是使用加扰逻辑的使能信号进行的。

在接收器处，解扰器输入始终可以连接到8B/10B解码器输出，而解扰器输出端可以输出原始数据或解扰数据。

改进型加扰器的串行实现和并行实现方程如图30所示。

备选加扰器的并行实现示例如图D.3所示。

5.2.5初始状态

当输入数据是初始状态的重复副本时，5.2.3和5.2.4中描述的加扰器以及许多其他常用的自同步加扰器将产生重复输出。

这样的重复输出会导致频谱域出现峰值，从而导致电磁干扰（EMI）。

为了尽量减少重复输出的发生，加扰器必须被初始化为一种在传输层产生不可能连续重复的八位字节数据的状态。

对于具有最高索引的八个存储元件，推荐的初始状态为“1”，对于剩余的七个存储元件，推荐的初始状态为“0”。

解扰器中不需要预设，因为它是自我同步的。

在5.2.4中定义的替代加扰器中，也不需要预置，因为加扰开始时的初始状态将由最后两个未加扰的八位字节确定。

5.2.6加扰禁用

在某些应用中，加扰的缺点超过了好处。

在这种情况下，转换器制造商可以自行决定提供禁用（解）扰码器的方法。

因此，逻辑设备应具有禁用（解）加扰的选项。

5.3数据链路层

5.3.18B/10B编码

8b/10b编码用于在传输前对数据进行编码。

8b/10b编码在工业上得到了广泛的应用，并证明了其鲁棒性。

8b/10b代码具有以下特性：

•足够的位转换密度（每10位符号3到8个转换），以允许接收器恢复时钟。

•使用的控制符号：

•为了建立10位符号边界的接收器同步，

•标记帧或其他数据序列的开始和结束，以及

•实现串行通道之间的对齐。

•平衡（可采用交流耦合）。

•检测单个位错误。

有关8b/10b编码和解码的完整说明，请参阅参考1第36.2条。

5.3.2传输顺序

帧内容从左到右进行处理，即从MSB到LSB。

串行化后，首先传输8b/10b代码组的最左边的位，即位“a”（参考1，第36.2.4条）。

5.3.3链路操作

5.3.3.1代码组同步（CGS）

代码组同步（CGS）通过以下过程实现。

虽然针对多个接收器和发射器进行了描述，但相同的过程适用于单个接收器和发射器：

•接收方通过同步接口发出同步请求。

•发射器发出/K/=/K28.5/符号流。

•接收器同步，然后等待至少四个连续/K/符号的正确接收。

•接收器根据7.1中概述的指导停用同步请求。

该过程的后续步骤取决于发送器设备的确定性延迟子类。

对于子类1和2发送器：

•一旦检测到所有接收器已停止其同步请求，发射器将继续发射/K/符号，直到下一个LMFC边界。

（默认操作应该是使用下一个LMFC边界，但设备可以可编程选择允许使用稍后的LMFC边界）。

•在所选LMFC边界之后的第一帧上，发射器发出初始通道对齐序列（ILAS）。

'SYNC'转换表示RX产生的SYNC~信号中的状态变化。

“DATA”转换表示TX生成的数据中的状态变化。

5.3.3.2SYNC~信号组合

在多通道情况下，属于同一链路的所有接收器的同步请求被合并为一个信号，并同时向发送器设备发送。

在多点链路上，允许（但不是强制）组合各个链路的同步请求。

多点链路中的同步信号组合选项概述如下：

•在接收器逻辑器件内部，来自逻辑器件中每个链路的SYNC~信号应组合并分配给所有ADC，或作为单独的每个链路SYNC~信号分配给每个ADC。

•在发送逻辑器件内部，来自所有DAC器件的SYNC~信号可以首先被解码，然后在发送逻辑器件中组合，或者作为单独的每个链路SYNC~信号处理。

图33提供了SYNC~信号组合的示例，图34提供了非组合SYNC~信号的示例。

当使用SYNC~信号组合时，只要单个接收器请求代码组同步，连接到多点链路的所有发送器都将发送/K28.5/字符。

不使用同步~信号组合时，只会影响请求代码组同步的特定链路。

对于多点链路，如果未实现确定性延迟（即JESD204A和子类0应用），则必须使用SYNC~信号组合来确保发送器生成ILA在所有链路上正确对齐。

5.3.3.3初始化帧同步

在链路启动时，通过以下方式实现帧同步：

•在代码组同步（CGS）期间，发送器始终发送/K28.5/字符的完整帧。

•代码组同步（CGS）后，接收器假定第一个非/k28.5/符号标记为帧的开始。

如果发送器发出初始通道对齐序列（ILAS）（见5.3.3.5），第一个非/k28.5/符号将始终为/k28.0/。

•接收器假定每一个F八位字节开始一个新帧。

5.3.3.4帧对齐监视和校正

5.3.3.4.1对齐字符

通过对齐字符监视帧对齐，对齐字符由发送器在帧结束时的某些条件下嵌入。

在检查到它们的接收不太可能是由于通道上的位错误引起时，接收器将其帧重新同步到对齐字符。

通常，重新同步将需要在相同的意外位置重复接收有效的对齐字符，然而，如果帧对齐的丢失可能是最近的通道重新排列的结果（这可能发生在一些接收器实现中，例如，在初始通道对齐期间，见5.3.3.4.4），则无需在同一个位置等待重复对齐字符。

对齐字符应为帧对齐字符/F/=/K28.7/，但是，如果通道的两侧都支持通道同步，则应在多帧的最后一帧中使用通道对齐字符/A/=/K28.3/。

多帧在5.3.3.5中定义，注意，/F/=0xFC和/A/=0x7C。

字符替换取决于是启用还是禁用加扰以及是否支持通道同步。

除NMCDA-SL外，所有设备类都需要进行通道同步（参见第9节）。

5.3.3.4.2无加扰的字符替换

如果通道两侧支持通道同步，则在传输层（见5.1）数据传输期间，发送器和接收器中的字符替换应如下：

•当当前帧中的最后一个八位字节与多帧末尾不一致时，等于前一帧中的最后一个八位字节时，发送器应替换当前的最后一个八位字节，并将其编码为控制字符/F/=/k28.7/。

但是，如果在前一帧中已经传输了一个对齐字符，则应对原始八位字节进行编码。

•当多帧结束时当前帧中的最后一个八位字节等于前一帧中的最后一个八位字节时，发送器应替换当前的最后一个八位字节并将其编码为控制字符/A/=/K28.3/，即使控制字符已在前一帧中传输。

•接收到/F/或/A/符号后，接收器应将其替换为在前一帧中相同位置解码或使用的八位字节值。

如果通道的至少一侧不支持通道同步（即，对于NMCDA-SL类设备，请参见第9节），在传输层（见5.1）传输数据期间，发送器和接收器中的字符替换应为如下：

•当前帧中的最后一个八位字节等于前一帧中的最后一个八位字节时，发送器应使用/K28.7/替换当前的最后一个八位字节。

但是，如果在前一帧中已经发送了/K28.7/符号，则应发送实际的八位字节。

•收到/K28.7/符号后，接收器应将其替换为前一帧中相同位置解码的数据八位字节的值。

注：

“帧或多帧中的最后一个八位字节”表示在给定通道上传输的帧或多帧中的最后一个八位字节，因此每个通道中的字符替换功能是独立的。

5.3.3.4.3加扰的字符替换

如果通道的两侧都支持通道同步，则在传输层（见5.1）传输数据期间，发送器和接收器中的字符替换应如下：

•当帧中的最后一个加扰八位字节等于0xFC但不在多帧的末尾时，发送器应将其编码为控制字符/F/。

•当多帧中的最后一个加扰八位字节等于0x7C时，发送器应将其编码为控制字符/A/。

•收到/F/或/A/符号后，接收器应将相应的数据八位字节0xFC或0x7C输入到解扰器。

如果通道的至少一侧不支持通道同步（