军队文职 计算机类计算机类计算机组成与体系结构总结.docx
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军队文职计算机类计算机类计算机组成与体系结构总结
计算机组成与体系结构第一章总结
1、电子计算机的分类：
电子模拟计算机和电子数字计算机
特点：
模拟计算机是数值由连续量来表示，运算过程连续；
数字计算机是按位运算，并且不连续地跳动计算；
2、电子（数字）计算机分类
专用计算机和通用计算机（依据效率，速度，价格，运行的经济性和适应性划分）
3、计算机系统由硬件和软件两大部分组成
4、硬件
（1）一般的计算机结构框图（运算器为中心）一般的计算机结构框图（存储器为中心）
（2）冯.诺依曼计算机的特点
采用二进制表示机器指令和数据
硬件系统由运算器、控制器、存储器、输入设备和输出设备五大部分组成
程序和数据预先存放在存储器中，存储器按地址编址
操作时根据程序中指令的执行顺序，从存储器中取出指令或数据，由控制器解释，运算器完成运算
设计思想：
采用二进制表示各种信息以及存储程序和程序控制。
存储程序的概念是将解题程序（连同必须的原始数据）预先存入存储器；程序控制是指控制器依据所存储的程序控制全机自动、协调地完成解题任务。
存储程序并按地址顺序执行。
存储程序和程序控制统称为存储程序控制。
（3）硬件各个主要部分
①运算器：
（如右图）
算术运算和逻辑运算
在计算机中参与运算的数是二进制的
运算器的长度一般是8、16、32或64位
②存储器：
存储数据和程序
容量——存储器所有存储单元的总数
（存储单元（保存一个数16个触发器）、存储单元地址（每个存储单元的编号）、容量单位）
内存储器（ROM、RAM）：
半导体存储器
外存储器：
计算机中配备了存储容量更大的磁盘存储器和光盘存储器
存储器单位：
210byte＝1K210K＝1M210M＝1G210G＝1T
③控制器：
指令和程序（每一个基本操作叫做一条指令；解决某一问题的一串指令序列叫做程序）
指令的形式——操作码和地址码：
指令的内容由两部分组成，操作的性质和操作数的地址；前者称为操作码，后者称为地址码。
控制器的基本任务：
按照一定的顺序一条接着一条取指令、指令译码、执行指令。
取指周期和执行周期：
控制器按照时序工作,通常将分为两个过程:
取指周期:
从内存读出的信息流是指令流，它流向控制器；
执行器周期:
从内存读出的信息流是数据流，它由内存流向运算器。
PS：
（出题）——CPU如何识别从主存取出来的二进制代码是指令还是数据？
从时间来说：
取指令事件发生在“取指周期”
取数据事件发生在“执行周期”
从空间来说：
取出的代码是指令，一定送往指令寄存器（控制器）
取出的代码是数据，一定送往数据寄存器（运算器）
④适配器与输入输出设备：
适配器是接口
PS：
控制器和运算器合称为中央处理器CPU，CPU和内存储器合称为计算机主机。
5、软件
分为系统软件和应用软件
系统软件分类：
①各种服务性程序②语言程序③操作系统④数据库管理系统
系统软件发展历史：
手编程序——汇编程序——算法语言——操作系统——数据库
6、计算机系统组成框图汇总：
7、计算机系统的层次结构：
（层次图如右）
第0级由硬件实现
第1级由微程序实现
第2级至第6级由软件实现
由软件实现的机器称为：
虚拟机
第2级是传统指令系统（机器语言）机器
第3级是操作系统机器
操作系统是运行在第２级上的解释程序
第4级是汇编语言机器
第5级是高级语言机器
第6级是应用语言机器（图中未显示）
每一级都能进行程序设计
8、软件和硬件的逻辑等价性：
任何操作可以由软件来实现也可以有硬件来实现（设计计算机系统时，应考虑各个方面的因素：
价格、速度、可靠性、存储容量、变更周期）
固件——功能上是软件，形态上是硬件
9、计算机体系结构的定义：
定义一：
Amdahl于1964年在推出IBM360系列计算机时提出：
程序员所看到的计算机系统的属性，即概念性结构和功能特性
定义二：
计算机系统结构主要研究软硬件功能分配和对软硬件界面的确定
10、改进计算机性能
基本方法：
加快经常性事件的执行速度
Amdahl定律：
系统中某一部件由于采用某种更快的执行方式后整个系统性能的提高与这种执行方式的使用频率或占总执行时间的比例有关。
在Amdahl定律中，加速比与两个因素有关：
改进后整个系统的加速比为：
eg.某一部件的处理速度加快到10倍，该部件的原处理时间仅为整个运行时间的40%，
所以，其中——Fe=0.4,Se=10，代入公式即可
11、计算机系统的主要技术指标：
（1）机器字长：
运算器一次运行二进制位数
（2）运算速度：
描述一台计算机的运算速度的单位应该是每秒执行多少条指令
单位是MIPS（百万条指令每秒）
式中，n—指令的种类
fi—第i种指令在程序中出现的频度（%）
ti—第i种指令的指令周期
对于带有浮点运算的计算机系统，常用每秒百万个浮点操作——
（3）机器容量:
计算机的容量实际上是指机器内部主存储器的容量。
（4）吞吐量:
计算机系统的吞吐量是指计算机在单位时间内能处理的信息量。
（5）响应时间:
响应时间指从给定计算机输入到出现对应的输出之间的时间间隔。
响应时间取决于用户输入的信息、系统特性以及在用户输入信息时系统正在处理的其他负载。
计算机组成与体系结构第二章总结
1、定点表示法概念
（1）纯小数
①x0.x1x2x3…xn-1xn（x0表示符号位，x1—xn为尾数）
②表示范围：
（表示数的范围是0≤|X|≤1－2-n）
x=0.00...0
x=1.00...0
x=0
正0和负0都是0
x=0.11...1
x=1－2-n
最大
x=0.00...01
x=2-n
最接近0的正数
x=1.00...01
x=－2-n
最接近0的负数
x=1.11...1
x=－（1－2-n ）
最小
（2）纯整数
①x0x1x2x3…xn-1xn（X0为符号位，后面为尾数，小数点在最后）
②表示数的范围是0≤|ｘ|≤2n－1
2、浮点表示法概念
（1）格式:
N=RE.M（基数R为固定值；E为指数；M为尾数）
（2）机器中表示
3、数的机器码表示
（1）原码：
注意符号位——0正1负；
有+0和-0之分，字长8为的范围是-127到+127；
（2）补码：
正数补码与原码相同；负数补码为其原码右数第一个1开始，左边的都取反，右边的都不变（包括这个1）；
无正负0之分；
取值范围：
-2n~2n-1（定点整数）定点小数：
1～1-2-n
字长8位的范围是-128到+127；
（3）反码：
正数反码与原码，补码相同；负数补码符号位为1，其余与原码各位相反；
有正负0之分；
字长8位，取值范围-127到+127；
（4）移码：
移码与补码符号位互为相反数，其余各位相同；
无正负0之分；
字长8位，取值范围与补码相同；
4、数据格式
（1）单精度（32）和双精度（64）；
（2）尾数用原码，指数用移码；
（3）一个规格化的32位浮点数x的真值表示为x=（-1）S×（1.M）×2E-127
（4）规格化的64位浮点数x的真值为：
x=（-1）S×（1.M）×2E-1023
（5）规格化表示：
尾数的最高位为非零数值的浮点数
（6）
浮点数的范围：
5、补码加减法
（1）补码加法
公式：
[x+y]补=[x]补+[y]补（mod2）
（2）补码减法
公式：
[x-y]补=[x]补-[y]补=[x]补+[-y]补（mod2）
（3）溢出问题
①溢出检测方法一：
双符号位（变形补码）
Sf1、Sf2表示两位符号位
②溢出检测方法二：
单符号位
Cf为符号位产生的进位,C0为最高有效位产生
（4）基本加法和减法器
①半加器（不考虑低位进位）和全加器（考虑低位进位和向高位的进位）
一位全加器的逻辑表达式：
Si=AiBiCi
Ci+1=AiBi+BiCi+AiCi
6、定点乘法运算
（1）定点原码乘法
与门延时+（n-1）和运算延时+（n-1）进位延时
tm=2T+（n-1）6T+（n-1）2T=（8n-6）T
（2）定点补码乘法
原理：
算前求补－乘法器－算后求补
E=0时，输入和输出相等
E=1时，则从数最右端往左边扫描，直到第一个1的时候，该位和右边各位保持不变，左边各数值位按位取反
时间延迟分析：
转换n+1位带符号的时间延迟为t=n*2T+5T，其中n*2T为或门延迟时间，5T为最高位与门和异或门的时延。
（3）总结：
原码阵列乘法只需另加符号位的处理。
补码阵列乘法可对负操作数求补（得绝对值）后相乘；
再由乘积符号位决定是否对乘积求补即可
7、定点除法运算
（1）原码除法：
符号位单独处理，尾数相除
（2）不恢复余数除法（加减交替法）：
计算步骤如下：
1、判断被除数<除数，除数是否为0；
2、减除数，得到余数；
3、余数为负，商为0；
4、余数、商一起左移；
5、余数为正，商为1；
6、最后余数是否要修正
Eg.
8、定点运算器的组成
（1）基本组成包括：
算术逻辑运算单元ALU：
核心部件
暂存器（数据缓冲器）：
用来存放参与计算的数据及运算结果，它只对硬件设计者可见，即只被控制器硬件逻辑控制或微程序所访问
通用寄存器堆：
用于存放程序中用到的数据，它可以被软件设计者所访问。
内部总线：
用于连接各个部件的信息通道。
（2）逻辑元算单元ALU
片内先行进位（并行进位）
Cn＋1＝Y0＋X0Cn
Cn＋2＝Y1＋X1Cn＋1＝Y1＋Y0X1＋X0X1Cn
Cn＋3＝Y2＋X2Cn＋2＝Y2＋Y1X1＋Y0X1X2＋X0X1X2Cn
Cn＋4＝Y3＋X3Cn＋3＝Y3＋Y2X3＋Y1X2X3＋Y0X1X2X3＋X0X1X2X3Cn
令G＝Y3＋Y2X3＋Y1X2X3＋Y0X1X2X3，P＝X0X1X2X3
G为进位发生输出，P为进位传送输出
则Cn+4=G+PCn
74181ALU逻辑图（总体）
M=L时，对进位信号没有影响，做算术运算
M=H时，进位门被封锁，做逻辑运算
成组先行进位部件CLA74182逻辑图
G*为成组先行进位发生输出
P*为成组先行进位传送输出
16位先行进位ALU（内先行进位,片间先行进位）
32位
（3）数据总线
分类：
所处位置——内部总线（CPU内）外部总线（系统总线）
逻辑结构——单向传送总线双向传送总线（三态门，OG门）
（4）定点运算器的基本结构
①单总线结构的运算器
两个操作数分时经总线进入锁存器A和B，运算结果也通过单总线送回
②双总线结构的运算器
两个操作数通过各自的总线送加法器运算，运算结果通过其中一总线送回
③三总线结构的运算器
两个操作数和操作结果通过各自的总线传送
9、浮点运算方法和浮点运算器
（1）浮点加减运算
①两个浮点数ｘ和ｙ,它们分别为
x＝2Ex·Mx
y＝2Ey·My
Ex和Ey分别为数x和y的阶码，Mx和My为数x和y的尾数，运算法则：
ｘ±ｙ＝（Mx2Ex－Ey±My）2EyEx<=Ey
②运算步骤
——0操作数的检查,看有无简化操作的可能；
——比较阶码大小并完成对阶（小阶向大阶对齐）；
——尾数进行加或减运算；
——结果规格化并进行舍入处理
（1）在浮点加减运算时,尾数求和的结果也可以得到01.ф…ф或10.ф…ф,即两符号位不等,此时将运算结果右移以实现规格化表示,称为向右规格化。
（2）结果是00.0..01.....或11.1...10...时，则向左规格化
——舍入处理：
就近舍入（0舍1入）:
类似”四舍五入”,丢弃的最高位为1,进1,否则为0
——溢出判断和处理
阶码上溢，超过最大值的正指数值，一般将其认为是＋∞和－∞。
阶码下溢，超过最小值的负指数值，则数值为0
尾数上溢，两个同符号尾数相加产生了最高位向上的进位。
处理方法是尾数右移，阶码加1。
尾数下溢。
尾数右移时，最低位从最右端流出。
进行要进行舍入处理。
（2）浮点乘除法运算
①x＝2Ex·Mxy＝2Ey·My
x*y=2（Ex+Ey）·（Mx*My）
x/y=2（Ex-Ey）·（Mx/My）
②运算步骤：
——阶码运算；
——尾数处理；
有两种方法（截尾法、舍入法）
舍入方法——
尾数用原码表示时
只要尾数最低为1或者移出位中有1数值位，使最低位置1；0舍1入
尾数用补码表示时（p57例30）
丢失的位全为0，不必舍入。
丢失的最高位为0，以后各位不全为0时；或者最高为1，以后各位全为0时，不必舍入。
丢失的最高位为1，以后各位不全为0时，则在尾数的最低位入1的修正操作。
（3）浮点运算流水线
①原理：
一个任务分解为几个有联系的子任务。
每个子任务由一个专门功能部件实现
在流水线中的每个功能部件之后都要有一个缓冲寄存器，或称为锁存器
流水线中各段的时间应该尽量相等，否则将会引起“堵塞”和“断流”的现象
流水线需要有装入时间和排空时间，只有流水线完全充满，才能充分发挥效率
②一个具有k级过程段的流水线处理n个任务需要的时钟周期数为k＋（n－1）所需要的时间为：
Tk=[k＋（n－1）]×τ
顺序完成的时间为：
TL＝n×k×τ
k级线性流水线的加速比：
计算机组成与系统结构第三章总结
1、存储器概述
（1）分类
按存储介质分类：
磁表面/半导体存储器
按存取方式分类：
随机/顺序存取（磁带）
按读写功能分类：
RAM：
双极型/MOS;;;ROM：
MROM/PROM/EPROM/EEPROM/flash
按信息的可保存性分类：
永久性和非永久性的
按存储器系统中的作用分类：
主/辅/缓
（2）存储器的分级结构
a）高速缓冲存储器简称cache，它是计算机系统中的一个高速小容量半导体存储器。
b）主存储器简称主存，是计算机系统的主要存储器，用来存放计算机运行期间的大量程序和数据。
c）外存储器简称外存，它是大容量辅助存储器。
（3）主存储器的技术指标
字存储单元：
存放一个机器字的存储单元，相应的单元地址叫字地址。
字节存储单元：
存放一个字节的单元，相应的地址称为字节地址。
存储容量：
指一个存储器中可以容纳的存储单元总数。
存储容量越大，能存储的信息就越多。
存取时间又称存储器访问时间：
指一次读操作命令发出到该操作完成，将数据读出到数据总线上所经历的时间。
通常取写操作时间等于读操作时间，故称为存储器存取时间。
存储周期：
指连续启动两次读操作所需间隔的最小时间。
通常，存储周期略大于存取时间，其时间单位为ns。
存储器带宽：
单位时间里存储器所存取的信息量，通常以位/秒或字节/秒做度量单位。
2、SRAM存储器
（1）主存（内部存储器）是半导体存储器。
根据信息存储的机理不同可以分为两类：
静态读写存储器（SRAM）：
存取速度快
动态读写存储器（DRAM）：
存储容量不如DRAM大。
（2）基本的静态存储元阵列
有三组信号线：
①地址线：
本图中，有6条即A0,A1,A2,A3,A4,A5;指定了存储器容量是26=64个存储单元
②数据线：
有4条即I/O0,I/O1,I/O2,I/O3。
指定了存储器的字长是4位，存储位元共有64*4==256
③控制线：
本例中R/W。
指定了对存储器读（高电平），还是写（低电平）
（3）基本SRAM逻辑结构
多采用双译码方式；
32K*8位，地址线15条，分为x方向8条，行译码输出256行；y方向7条，列译码输出128列，存储阵列为三维结构，即256行*128列*8位。
双向数据线有8条，即I/O0---I/O7。
写入时，8个输入缓冲器被打开，输出关闭，因而8条I/O数据线的数据写入；
读出时，8个输出缓冲器被关闭，输入关闭，因而8条I/O数据线的数据读出；
控制信号中CS是片选信号，CS有效时（低电平），门G1、G2均被打开。
OE为读出使能信号，OE有效时（低电平），门G2开启，当写命令WE=1时（高电平），门G1关闭，存储器进行读操作。
写操作时，WE=0，门G1开启，门G2关闭。
注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。
（4）存储器的读写周期
读周期——读出时间Taq读周期时间Trc
写周期——写周期时间Twc写时间Twd
存取周期——读周期时间Trc=写时间Twd
3、DRAM存储器
（1）记忆原理
SRAM存储元是一个触发器，具有两个稳定状态；
DRAM存储元由一个MOS晶体管和电容器组成；
由于（c）中读出1是破坏性的，必须恢复存储位元中原存的1；需要刷新
（2）读/写周期
定义：
从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也即连续两个读周期的时间间隔。
通常为控制方便，读周期和写周期时间相等。
（3）刷新周期
刷新操作有两种刷新方式：
①集中式刷新:
DRAM的所有行在每一个刷新周期中都被刷新。
例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每隔8ms进行一次。
为此将8ms时间分为两部分：
前一段时间进行正常的读/写操作，后一段时间（8ms至正常读/写周期时间）做为集中刷新操作时间。
★缺点：
有1.024%的时间，即在8ms中有81.92μs不允许访存，CPU要处于等待状态，影响了计算机的工作效率
★优点：
控制逻辑简单，设计容易实现
②分散式刷新:
每一行的刷新插入到正常的读/写周期之中。
★缺点：
控制逻辑复杂，设计不易实现
★优点：
提高了计算机的工作效率
（4）存储容量的扩充
①字长位数扩充（1M*4位1M*8位）
——三组信号线中，地址线和控制线公用,数据线，单独分开连接
——公式：
所需芯片数量=设计要求的存储器容量/选择芯片存储器容量
②字存储容量扩展（1M*8位—>2M*8位）
——三组信号组中地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。
——公式同上
（5）高级的DRAM结构
①FPMDRAM：
快速页模式动态存储器
②CDRAM：
带高速缓冲存储器（cache）的动态存储器
在通常的DRAM芯片内又集成一个小容量的RAM，使DRAM芯片性能显著改进
③SDRAM：
同步型动态存储器
④RDRAM:
高速总线方式
4、只读存储器
（1）ROM称为只读存储器；主要分为两类：
掩膜ROM和可编程ROM（又分为一次性可编程PROM和多次可编程EPROM，EEPROM）；
（2）掩膜ROM
有三组信号线：
地址线8条，存储容量为28=256；
数据线4条，对应字长4比特；
控制线两条，EO,E1，二者是“与”的关系；当允许ROM读出时，两者相等且为低电平，输出缓冲器被打开，4位数据O3—O0便输出；
（3）可编程ROM
①EPROM——光擦除可编程可读存储器
②EEPROM——电擦除可编程只读存储器
5、闪速存储器
（1）FLASH存储器也称为闪速存储器
（2）基于EPROM存储元
（3）FLASH存储器的三个主要的基本操作：
①编程操作：
写操作。
存储元初始状态全为“1”；控制栅加正电压，改写为“0”状态；控制栅不加正电压，存储元保持“1”状态。
②读取操作：
控制栅加正电压。
存储元原存1，浮空栅不带负电，开启晶体管；
原存为0，浮空栅带负电，晶体管不能开启导通；
③擦除操作：
EPROM外部紫外光照射方式擦除，FLASH点擦除。
所有存储元中浮空栅上的负电荷全部洩放出去。
故源极S加上正电压，与编程操作正好相反。
（4）FLASH存储器的阵列结构
有两种：
串行：
NOR可以随机存取;
并行：
NAND,可以顺序存取,删除时按块操作.
6、各种存储器的性能比较
存储器类型
非易失性
高密度
单晶体管存储元
在系统中的可写性
FLASH
√
√
√
√
SRAM
×
×
×
√
DRAM
×
√
√
√
ROM
√
√
√
×
EPROM
√
√
√
×
EEPROM
√
√
√
√
7、并行存储器
（1）双端口存储器
①逻辑结构
左端口和右端口：
分别具有各自的地址线（A0—A10），数据线和控制线。
②无冲突读写控制
当两个端口的地址不相同，两个端口上进行读写操作，不发生冲突。
任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制（CE）和输出驱动控制（OE）。
读操作时，端口OE（低电平有效）打开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。
③有冲突读写控制
当两个端口同时存取存储器同一存储单元，发生读写冲突。
特设置BUSY标志。
片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志（BUSY变为低电平），即暂时关闭此端口。
④有冲突读写判断
（1）如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口（CE判断）。
（2）如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口（地址有效判断）。
（2）多模块交叉存储器
①存储方式：
顺序方式：
高位选模块，低位选块内地址
某个模块进行存取时，其他模块不工作
优点：
某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便
缺点：
各模块串行工作，存储器的带宽受到了限制
交叉方式：
高位选块内地址，低位选模块
连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。
优点：
对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。
使用场合为成批数据读取。
②基本结构：
通常在一个存储器周期内，m个存储体必须分时启动，则各个存储体的启动间隔为（m为交叉存取度）
（T存取一个字的存储周期，总线传送周期为）
8、cache存储器
（1）基本原理
1）cache是介于CPU和主存之间的小容量存储器，但存取速度比主存快。
主存容量配置几百MB的情况下，cache的典型值是几百KB。
cache能高速地向CPU提供指令和数据，从而加快了程序的执行速度。
2）从功能上看，它是主存的缓冲存储器，由高速的SRAM组成。
为追求高速，包括管理在内的全部功能由硬件实现，因而对程序员是透明的。
3）Cache的设计依据:
CPU这次访问过的数据，下次有很大的可能也是访问附近的数据。
4）CPU与Cache之间的数据传送是以字为单位,主存与Cache之间的数据传送是以块为单位
5）CPU读主存时，便把地址同时送给Cache和主存，Cache控制逻辑依据地址判断此字是否在Cache中，若在此字立即传送给CPU，否则，则用主存读周期把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到cache中。
（2）Cache命中率
①在一个程序执行期间，设Nc表示cache完成存取的总次数，Nm表示主存完成存取的总
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