计算机组成原理复习.docx
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计算机组成原理复习
第一章
2.如何理解计算机的层次结构？
答：
计算机硬件、系统软件和应用软件构成了计算机系统的三个层次结构。
（1）硬件系统是最内层的，它是整个计算机系统的基础和核心。
（2）系统软件在硬件之外，为用户提供一个基本操作界面。
（3）应用软件在最外层，为用户提供解决具体问题的应用系统界面。
通常将硬件系统之外的其余层称为虚拟机。
各层次之间关系密切，上层是下层的扩展，下层是上层的基础，各层次的划分不是绝对的。
4.如何理解计算机组成和计算机体系结构？
答：
计算机体系结构是指那些能够被程序员所见到的计算机系统的属性，如指令系统、数据类型、寻址技术组成及I/O机理等。
计算机组成是指如何实现计算机体系结构所体现的属性，包含对程序员透明的硬件细节，如组成计算机系统的各个功能部件的结构和功能，及相互连接方法等。
10.指令和数据都存于存储器中，计算机如何区分它们？
解：
计算机区分指令和数据有以下2种方法：
通过不同的时间段来区分指令和数据，即在取指令阶段（或取指微程序）取出的为指令，在执行指令阶段（或相应微程序）取出的即为数据。
通过地址来源区分，由PC提供存储单元地址的取出的是指令，由指令地址码部分提供存储单元地址的取出的是操作数。
第二章
4.为什么要设置总线判优控制？
常见的集中式总线控制有几种？
各有何特点？
哪种方式响应时间最快？
哪种方式对电路故障最敏感？
答：
总线判优控制解决多个部件同时申请总线时的使用权分配问题；
常见的集中式总线控制有三种：
链式查询、计数器定时查询、独立请求；
特点：
链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器定时查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式速度最快，但硬件器件用量大，连线多，成本较高。
6.试比较同步通信和异步通信。
答：
同步通信：
指由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降。
适合于速度差别不大的场合。
异步通信：
指没有统一时钟控制的通信，部件间采用应答方式进行联系，控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。
13.什么是总线的数据传输率，它与哪些因素有关？
答：
总线数据传输率即总线带宽，指单位时间内总线上传输数据的位数，通常用每秒传输信息的字节数来衡量。
它与总线宽度和总线频率有关，总线宽度越宽，频率越快，数据传输率越高。
14.设总线的时钟频率为8MHZ，一个总线周期等于一个时钟周期。
如果一个总线周期中并行传送16位数据，试问总线的带宽是多少？
解：
由于：
f=8MHz,T=1/f=1/8M秒，一个总线周期等于一个时钟周期
所以：
总线带宽=16/（1/8M）=128Mbps
16.在异步串行传送系统中，字符格式为：
1个起始位、8个数据位、1个校验位、2个终止位。
若要求每秒传送120个字符，试求传送的波特率和比特率。
解：
一帧包含：
1+8+1+2=12位
故波特率为：
（1+8+1+2）*120=1440bps
比特率为：
8*120=960bps
第四章
4.说明存取周期和存取时间的区别。
解：
存取周期和存取时间的主要区别是：
存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。
即：
存取周期=存取时间+恢复时间
5.什么是存储器的带宽？
若存储器的数据总线宽度为32位，存取周期为200ns，则存储器的带宽是多少？
解：
存储器的带宽指单位时间内从存储器进出信息的最大数量。
存储器带宽=1/200ns×32位=160M位/秒=20MB/秒=5M字/秒
注意：
字长32位，不是16位。
（注：
1ns=10-9s）
9.什么叫刷新？
为什么要刷新？
说明刷新有几种方法。
解：
刷新：
对DRAM定期进行的全部重写过程；
刷新原因：
因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；
常用的刷新方法有三种：
集中式、分散式、异步式。
集中式：
在最大刷新间隔时间内，集中安排一段时间进行刷新，存在CPU访存死时间。
分散式：
在每个读/写周期之后插入一个刷新周期，无CPU访存死时间。
异步式：
是集中式和分散式的折衷。
10.半导体存储器芯片的译码驱动方式有几种？
解：
半导体存储器芯片的译码驱动方式有两种：
线选法和重合法。
线选法：
地址译码信号只选中同一个字的所有位，结构简单，费器材；
重合法：
地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。
这种方法通过行、列译码信号的重合来选址，也称矩阵译码。
可大大节省器材用量，是最常用的译码驱动方式。
11.一个8K×8位的动态RAM芯片，其内部结构排列成256×256形式，存取周期为0.1μs。
试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？
解：
采用分散刷新方式刷新间隔为:
2ms，其中刷新死时间为：
256×0.1μs=25.6μs
采用分散刷新方式刷新间隔为：
256×（0.1μs+×0.1μs）=51.2μs
采用异步刷新方式刷新间隔为:
2ms
14.某8位微型机地址码为18位，若使用4K×4位的RAM芯片组成模块板结构的存储器，试问：
（1）该机所允许的最大主存空间是多少？
（2）若每个模块板为32K×8位，共需几个模块板？
（3）每个模块板内共有几片RAM芯片？
（4）共有多少片RAM？
（5）CPU如何选择各模块板？
解：
（1）该机所允许的最大主存空间是：
218×8位=256K×8位=256KB
（2）模块板总数=256K×8/32K×8=8块
（3）板内片数=32K×8位/4K×4位=8×2=16片
（4）总片数=16片×8=128片
（5）CPU通过最高3位地址译码输出选择模板，次高3位地址译码输出选择芯片。
地址格式分配如下：
18.已知收到的汉明码（按配偶原则配置）为1100100、1100111、1100000、1100001，检查上述代码是否出错？
第几位出错？
解：
假设接收到的汉明码为：
c1’c2’b4’c3’b3’b2’b1’
纠错过程如下：
P1=c1’⊕b4’⊕b3’⊕b1’
P2=c2’⊕b4’⊕b2’⊕b1’
P3=c3’⊕b3’⊕b2’⊕b1’
如果收到的汉明码为1100100，则p3p2p1=011，说明代码有错，第3位（b4’）出错，有效信息为：
1100
如果收到的汉明码为1100111，则p3p2p1=111，说明代码有错，第7位（b1’）出错，有效信息为：
0110
如果收到的汉明码为1100000，则p3p2p1=110，说明代码有错，第6位（b2’）出错，有效信息为：
0010
如果收到的汉明码为1100001，则p3p2p1=001，说明代码有错，第1位（c1’）出错，有效信息为：
0001
28.设主存容量为256K字，Cache容量为2K字，块长为4。
（1）设计Cache地址格式，Cache中可装入多少块数据？
（2）在直接映射方式下，设计主存地址格式。
（3）在四路组相联映射方式下，设计主存地址格式。
（4）在全相联映射方式下，设计主存地址格式。
（5）若存储字长为32位，存储器按字节寻址，写出上述三种映射方式下主存的地址式。
解：
（1）Cache容量为2K字，块长为4，Cache共有2K/4=211/22=29=512块，
Cache字地址9位，字块内地址为2位
因此，Cache地址格式设计如下：
Cache字块地址（9位）
字块内地址（2位）
（2）主存容量为256K字=218字，主存地址共18位，共分256K/4=216块，
主存字块标记为18-9-2=7位。
直接映射方式下主存地址格式如下：
主存字块标记（7位）
Cache字块地址（9位）
字块内地址（2位）
（3）根据四路组相联的条件，一组内共有4块，得Cache共分为512/4=128=27组，
主存字块标记为18-7-2=9位，主存地址格式设计如下：
主存字块标记（9位）
组地址（7位）
字块内地址（2位）
（4）在全相联映射方式下，主存字块标记为18-2=16位，其地址格式如下：
主存字块标记（16位）
字块内地址（2位）
（5）若存储字长为32位，存储器按字节寻址，则主存容量为256K*32/4=221B，
Cache容量为2K*32/4=214B，块长为4*32/4=32B=25B，字块内地址为5位，
在直接映射方式下，主存字块标记为21-9-5=7位，主存地址格式为：
主存字块标记（7位）
Cache字块地址（9位）
字块内地址（5位）
在四路组相联映射方式下，主存字块标记为21-7-5=9位，主存地址格式为：
主存字块标记（9位）
组地址（7位）
字块内地址（5位）
在全相联映射方式下，主存字块标记为21-5=16位，主存地址格式为：
主存字块标记（16位）
字块内地址（5位）
32.设某机主存容量为4MB，Cache容量为16KB，每字块有8个字，每字32位，设计一个四路组相联映射（即Cache每组内共有4个字块）的Cache组织。
（1）画出主存地址字段中各段的位数。
（2）设Cache的初态为空，CPU依次从主存第0，1，2，…，89号单元读出90个字（主存一次读出一个字），并重复按此次序读8次，问命中率是多少？
（3）若Cache的速度是主存的6倍，试问有Cache和无Cache相比，速度约提高多少倍？
解：
（1）根据每字块有8个字，每字32位（4字节），得出主存地址字段中字块内地址为3+2=5位。
根据Cache容量为16KB=214B，字块大小为8*32/8=32=25B，得Cache地址共14位，Cache共有214-5=29块。
根据四路组相联映射，Cache共分为29/22=27组。
根据主存容量为4MB=222B，得主存地址共22位，主存字块标记为22-7-5=10位，故主存地址格式为：
主存字块标记（10位）
组地址（7位）
字块内地址（5位）
（2）由于每个字块中有8个字，而且初态为空，因此CPU读第0号单元时，未命中，必须访问主存，同时将该字所在的主存块调入Cache第0组中的任一块内，接着CPU读第1~7号单元时均命中。
同理，CPU读第8，16，…，88号时均未命中。
可见，CPU在连续读90个字中共有12次未命中，而后8次循环读90个字全部命中，命中率为：
（3）设Cache的周期为t，则主存周期为6t，没有Cache的访问时间为6t*90*8，有Cache的访问时间为t（90*8-12）+6t*12，则有Cache和无Cache相比，速度提高的倍数为：
5.4.比较程序查询方式，程序中断方式，和DMA方式对CPU工作效率的影响？
答：
程序查询方式：
I/O设备准备时，CPU通过程序不断查询I/O设备是否准备好；I/O设备与CPU处于串行工作状态，CPU工作效率低。
程序中断方式：
当I/O设备准备时无需占用CPU，CPU继续执行当前程序，这时CPU与I/O设备并行工作；当外设准备好发送（接收）数据时，向CPU发出中断请求时，才需要CPU，CPU处理中断并转去执行中断服务子程序时，中断处理完CPU返回断点处继续执行原程序。
与程序查询方式相比，CPU工作效率高很多。
DMA方式：
外设在准备数据以及与主存交换数据时，均无需占用CPU，数据交换由DMA控制器来控制，而CPU将总线使用权让给DMA控制器。
在数据交换时，CPU虽不能访存，但可以做一些内部操作。
在数据交换结束时，需要CPU以中断方式介入进行数据后处理工作。
3种方式中，DMA方式下CPU的工作效率最高。
5.10.什么是I/O接口，与端口有何区别?
为什么要设置I/O接口？
I/O接口如何分类？
解：
I/O接口一般指CPU和I/O设备间的连接部件，而端口是指I/O接口内CPU能够访问的寄存器，端口加上相应的控制逻辑即构成I/O接口。
I/O接口分类方法很多，主要有：
（1）按数据传送方式分有并行接口和串行接口两种；
（2）按数据传送的控制方式分有程序控制接口、程序中断接口、DMA接口三种。
5.10什么是I/O接口，它与端口的区别？
为何要设置I/O接口？
I/O接口如何分类？
答：
接口：
CPU与外部设备之间的连接部件。
接口与端口的区别：
参见P186-187。
设置接口的理由（P187）：
选择设备，数据缓冲，数据转换，传送主机命令和设备状态。
接口分类（P190）：
并行/串行接口，可编程/不可编程接口，通用/专用接口，程序型/DMA型接口。
5.13说明中断向量地址与入口地址的区别与联系。
答：
区别：
向量地址是由硬件电路产生的，其位数与中断源个数相关，一个中断源对应一个向量地址；中断入口地址是中断服务子程序的首地址。
联系：
向量地址可以看作中断入口地址的指示器，通过它访存可获得中断入口地址。
13.说明中断向量地址和入口地址的区别和联系。
解：
中断向量地址和入口地址的区别：
向量地址是硬件电路（向量编码器）产生的中断源的内存地址编号，中断入口地址是中断服务程序首址。
中断向量地址和入口地址的联系：
中断向量地址可理解为中断服务程序入口地址指示器（入口地址的地址），通过它访存可获得中断服务程序入口地址。
（两种方法：
在向量地址所指单元内放一条JMP指令；主存中设向量地址表。
参考8.4.3）
28.CPU对DMA请求和中断请求的响应时间是否一样？
为什么？
解：
CPU对DMA请求和中断请求的响应时间不一样，因为两种方式的交换速度相差很大，因此CPU必须以更短的时间间隔查询并响应DMA请求。
响应中断请求是在每条指令执行周期结束的时刻，而响应DMA请求是在存取周期结束的时刻。
中断方式是程序切换，而程序又是由指令组成，所以必须在一条指令执行完毕才能响应中断请求，而且CPU只有在每条指令执行周期结束的时刻才发出查询信号，以获取中断请求信号，若此时条件满足，便能响应中断请求。
DMA请求是由DMA接口根据设备的工作状态向CPU申请占用总线，此时只要总线未被CPU占用，即可立即响应DMA请求；若总线正被CPU占用，则必须等待该存取周期结束时，CPU才交出总线的使用权。
第七章
7.3什么是指令字长、机器字长和存储字长？
指令字长：
是指机器指令中二进制代码的总位数。
指令字长取决
于从操作码的长度、操作数地址的长度和操作数地址的个数。
不同的指令的字长是不同的。
机器字长：
是指计算机进行一次整数运算所能处理的二进制数据
的位数（整数运算即定点整数运算）。
机器字长也就是运算器进行定点数运算的字长，通常也是CPU内部数据通路的宽度。
即字长越长，数的表示范围也越大，精度也越高。
机器的字长也会影响机器的运算速度。
存储字长：
一个存储单元存储一串二进制代码（存储字），这串
二进制代码的位数称为存储字长，存储字长可以是8位、16位、32位等。
7.9当操作数地址在寄存器中，应该采用寄存器间接寻址；
当操作数在寄存器中，应该采用寄存器寻址。
寄存器（直接）寻址：
指令中指出暂存操作数的寄存器。
寄存器的内容就是操作数。
如：
AX里放1，BX里放2，ADDAX,BX结果为AX=3。
寄存器间接寻址，指令中指明存放操作数偏移地址的寄存器。
即操作数放在内存空间的某个地方，这个地方的地址由段地址和寄存器所指出的偏移量进行计算得出。
段地址按照一定的约定给出。
若指令中指出的是BX,SI或DI寄存器（未定义附加段）时，说明操作数在数据段中，先用DS的值与寄存器的内容合成物理地址；若指令中指出BP，说明操作数在堆栈段，选用SS的值与寄存器的内容合成物理地址；若定义了附加段，且指令中指出了DI寄存器，那么选用ES与DI合成物理地址；若在指令中有超越段前缀，则选用指令中指出的段寄存器值与寄存器的内容合成物理地址。
如：
MOVAX,[BX]
操作数[BX]为寄存器间接寻址方式。
若DS=4000H,BX=100H,存储单元（40100H）=3256H
物理地址=16*DS+BX=40000H+100H=40100H
执行后AX=3256H
简单地说，直接寻址，操作数在寄存器中；间接寻址，操作数在某存储单元中，该存储单元地址由段地址寄存器和偏移地址寄存器决定。
16.某机主存容量为4M16位，且存储字长等于指令字长，若该机指令系统可完成108种操作，操作码位数固定，且具有直接、间接、变址、基址、相对、立即等六种寻址方式，试回答：
（1）画出一地址指令格式并指出各字段的作用；
（2）该指令直接寻址的最大范围；
（3）一次间址和多次间址的寻址范围；
（4）立即数的范围（十进制表示）；
（5）相对寻址的位移量（十进制表示）；
（6）上述六种寻址方式的指令哪一种执行时间最短？
哪一种最长？
为什么？
哪一种便于程序浮动？
哪一种最适合处理数组问题？
（7）如何修改指令格式，使指令的寻址范围可扩大到4M？
（8）为使一条转移指令能转移到主存的任一位置，可采取什么措施？
简要说明之。
解：
（1）单字长一地址指令格式：
OP（7位）
M（3位）
A（6位）
OP为操作码字段，共7位，可反映108种操作；
M为寻址方式字段，共3位，可反映6种寻址操作；
A为地址码字段，共16-7-3=6位。
（2）直接寻址的最大范围为26=64。
（3）由于存储字长为16位，故一次间址的寻址范围为216；若多次间址，需用存储字的最高位来区别是否继续间接寻址，故寻址范围为215。
（4）立即数的范围为-32——31（有符号数），或0——63（无符号数）。
（5）相对寻址的位移量为-32——31。
（6）上述六种寻址方式中，因立即数由指令直接给出，故立即寻址的指令执行时间最短。
间接寻址在指令的执行阶段要多次访存（一次间接寻址要两次访存，多次间接寻址要多次访存），故执行时间最长。
变址寻址由于变址寄存器的内容由用户给定，而且在程序的执行过程中允许用户修改，而其形式地址始终不变，故变址寻址的指令便于用户编制处理数组问题的程序。
相对寻址操作数的有效地址只与当前指令地址相差一定的位移量，与直接寻址相比，更有利于程序浮动。
（7）方案一：
为使指令寻址范围可扩大到4M，需要有效地址22位，此时可将单字长一地址指令的格式改为双字长，如下图示：
OP（7位）
MOD（3位）
A（高6位）
A（低16位）
方案二：
如果仍采用单字长指令（16位）格式，为使指令寻址范围扩大到4M，可通过段寻址方案实现。
安排如下：
硬件设段寄存器DS（16位），用来存放段地址。
在完成指令寻址方式所规定的寻址操作后，得有效地址EA（6位），再由硬件自动完成段寻址，最后得22位物理地址。
即：
物理地址=（DS）26+EA
注：
段寻址方式由硬件隐含实现。
在编程指定的寻址过程完成、EA产生之后由硬件自动完成，对用户是透明的。
方案三：
在采用单字长指令（16位）格式时，还可通过页面寻址方案使指令寻址范围扩大到4M。
安排如下：
硬件设页面寄存器PR（16位），用来存放页面地址。
指令寻址方式中增设页面寻址。
当需要使指令寻址范围扩大到4M时，编程选择页面寻址方式，则：
EA=（PR）‖A（有效地址=页面地址“拼接”6位形式地址），这样得到22位有效地址。
（8）为使一条转移指令能转移到主存的任一位置，寻址范围须达到4M，除了采用（7）方案一中的双字长一地址指令的格式外，还可配置22位的基址寄存器或22位的变址寄存器，使EA=（BR）+A（BR为22位的基址寄存器）或EA=（IX）+A（IX为22位的变址寄存器），便可访问4M存储空间。
还可以通过16位的基址寄存器左移6位再和形式地址A相加，也可达到同样的效果。
总之，不论采取何种方式，最终得到的实际地址应是22位。
第八章
8.1CPU有哪些功能？
画出其结构框图并简要说明每个部件的作用。
解：
CPU的主要功能是执行存放在主存储器中的程序即机器指令.CPU是由控制器和运算器
ALU：
实现算逻运算
寄存器：
存放操作数
CU：
发出各种操作命令序列的控制部件
中断系统：
处理异常情况和特殊请求
5.中断周期前是什么阶段？
中断周期后又是什么阶段？
在中断周期CPU应完成什么操作？
答：
中断周期前是执行周期，中断周期后是取指周期。
在中断周期，CPU应完成保存断点、将中断向量送PC和关中断等工作。
7.什么叫系统的并行性？
粗粒度并行和细粒度并行有何区别？
答：
所谓并行性包含同时性和并发性。
同时性是指两个或两个以上的事件在同一时刻发生，并发性是指两个或多个事件在同一时间段发生。
即在同一时刻或同一时间段内完成两个或两个以上性质相同或性质不同的功能，只要在时间上存在相互重叠，就存在并行性。
并行性又分为粗粒度并行和细粒度并行两类。
粗粒度并行是指在多个处理机上分别运行多个进程，由多台处理机合作完成一个程序，一般用算法实现。
细粒度并行是指在处理机的指令级和操作级的并行性。
8.12在5个功能段的指令流水线中，假设每段的执行时间分别是10ns、8ns、10ns、10ns和7ns，对于完成12条指令的流水线而言，其加速比是多少？
该流水线的实际吞吐率为多少？
解：
流水线的时钟周期应取T=10ns（2分）
12条指令在非流水线上的执行时间为：
12*（10+8+10+10+7）=540ns（2分）
12条指令在5段指令流水线上的执行时间为：
5T+（12-1）T=160ns（2分）
加速比为：
540ns/160ns=3.425（2分）
吞吐率为：
12条/160ns=0.75*10^8条指令/秒（2分）
8.17在中断系统中，INTR、INT、EINT这3个触发器各有何作用？
解：
INTR——中断请求触发器，用来登记中断源发出的随机性中断请求信号，以便为CPU查询中断及中断排队判优线路提供稳定的中断请求信号。
EINT——中断允许触发器，CPU中的中断总开关。
当EINT=1时，表示允许中断（开中断），当EINT=0时，表示禁止中断（关中断）。
其状态可由开、关中断等指令设置。
INT——中断标记触发器，控制器时序系统中周期状态分配电路的一部分，表示中断周期标记。
当INT=1时，进入中断周期，执行中断隐指令的操作。
8.19中断系统中采用屏蔽技术的作用是什么？
答：
1>在多重中断系统中，cpu响应中断后不希望有级别的其他中断请求的干扰，采用屏蔽技术可屏蔽本级和更低级的中断请求，使中断处理可靠进行。
2>改变中断处理的优先级。
3>有选择的封锁部分中断请求，使程序控制更灵活。
8.24现有A、B、C、D4个中断源，其优先级由高到低按A→B→C→D顺序排列。
若中断服务程序的执行时间为20μs，根据下图所示时间轴给出的中断源请求中断的时刻，画出CPU执行程序的轨迹。
解：
A、B、C、D的响优先级即处理优先级。
CPU执行程序的轨迹图如下：
8.25设某机有5个中断源L0、L1、L2、L3、L4，按中断响应的优先次序由高到低排序为L0→L1→L2→L4，现要求中断处理次序改为L1→L4→L2→L0→L3，根据下面的格式，写出各中断源的屏蔽字。
解：
各中断源屏蔽状态见下表：
中断源
屏蔽字
0
1
2
3
4
I0
1
0
0
1
0
I1
1
1
1
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