基于某FPGA的数字时钟设计.docx
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基于某FPGA的数字时钟设计
FPGA大作业报告
定时闹钟
〔已在DE2板上测试〕
分析与设计
分析
题目要求设计一个具有系统时间设置和带闹钟功能的24小时计时器中的应用,大致应该实现计时功能、设置并显示新的闹钟时间、设置新的计时器时间、闹钟功能这四个根底功能。
我们的思路是先设计一个根底计时器开始,再添加各种需要的功能。
即为如如下图所示:
而设计一个根底计时器,如此可以考虑用很根底的三个模块完成:
分频模块、计时模块、显示模块。
计时模块也是核心的一个局部,我们所需要添加的各种功能模块也可以完全融合在该模块中,当然也可以独立出来。
由题目要求,该系统需要一个系统50MHz时钟,当然也应该给定一个系统复位〔或者是模块复位,这里选用仅在时钟模块复位〕。
另外需要3个按键,分别是设置按键“set〞、设置系统时间按键“tim〞、设置闹钟时间按键“alarm〞,以与四组时间输入。
我们将四个数码管显示分为shi1、shi0、fen1、fen0,每一个由4位拨动开关控制设定时间,因为每一个最大值最多为“9〞〔1001〕,所以用4位足够。
因为要驱动7位数码管,所以输出量的位宽设为7位[6:
0]。
最终选定由三个局部组成所有功能。
如如下图为系统的整个部关联:
设计
分频模块
功能:
将系统时钟50MHz分频为低频秒计数时钟〔1Hz〕和显示刷新时钟〔1KHz〕。
端口定义:
inputclk;
outputclk1hz,clk1khz;
代码:
modulefp1hz(clk,clk1hz,clk1khz);
inputclk;//50MHz
outputclk1hz,clk1khz;//1Hz、1KHz
reg[24:
0]t1;
regclk1hz;
always(posedgeclk)//分频1Hz
begin
if(t1==25'd24999999)
begin
t1<=0;
clk1hz<=~clk1hz;
end
else
t1<=t1+1'b1;
end
reg[14:
0]t2;
regclk1khz;
always(posedgeclk)//分频1KHz
begin
if(t2==15'd24999)
begin
t2<=0;
clk1khz<=~clk1khz;
end
else
t2<=t2+1'b1;
end
endmodule
时钟处理模块
功能:
在秒时钟下计数,实现根本计时器功能,并且添加设置系统时间和闹钟时间以与闹铃功能〔用LED取代〕。
端口定义:
inputclk1hz,rst,set,tim,alarm;
input[3:
0]shi1_in,shi0_in,fen1_in,fen0_in;
output[3:
0]shi1_r,shi0_r,fen1_r,fen0_r;
outputled;
代码:
moduleshizhong(clk1hz,rst,set,tim,alarm,shi1_in,shi0_in,fen1_in,fen0_in,shi1_r,shi0_r,fen1_r,fen0_r,led);
inputclk1hz,rst,set,tim,alarm;
input[3:
0]shi1_in,shi0_in,fen1_in,fen0_in;
output[3:
0]shi1_r,shi0_r,fen1_r,fen0_r;
outputled;
reg[5:
0]fen,miao;
reg[4:
0]shi;
regflag;//设置标志位
reg[3:
0]shi1_b,shi0_b,fen1_b,fen0_b;//闹钟时间暂存单元
always(posedgeclk1hzornegedgerstornegedgesetornegedgetimornegedgealarm)
begin
if(!
rst)//复位清零
begin
miao<=0;
fen<=0;
shi<=0;
end
elseif(!
set)//设置键按下
flag<=1;//标志位置位
elseif(!
tim)//时间设置键按下,将要输入的时间赋给时、分、秒
begin
miao<=0;
fen<=fen1_in*10+fen0_in;
shi<=shi1_in*10+shi0_in;
flag<=0;
end
elseif(!
alarm)//闹钟设置键按下,将要输入的时间赋给闹钟时间暂存单元
begin
shi1_b<=shi1_in;
shi0_b<=shi0_in;
fen1_b<=fen1_in;
fen0_b<=fen0_in;
flag<=0;
end
else//其他情况如此每个CLK1HZ到来,时、分、秒计数
begin
miao<=miao+1;
if(miao==6'd59)
begin
miao<=0;
fen<=fen+1;
if(fen==6'd59)
begin
fen<=0;
shi<=shi+1;
if(shi==5'd23)
shi<=0;
end
end
end
end
reg[3:
0]shi1_r,shi0_r,fen1_r,fen0_r;
always(shiorfenormiao)//将时、分转换成4位数码管格式
begin
shi1_r<=shi/10;
shi0_r<=shi%10;
fen1_r<=fen/10;
fen0_r<=fen%10;
end
always(flag)//设置标志位有效时,时、分、秒停止计数
begin
if(flag)
begin
miao<=miao;
fen<=fen;
shi<=shi;
end
end
regled;
always(posedgeclk1hzornegedgerst)//闹钟时间到,LED亮
if(!
rst)
led<=0;
elseif((miao==0)&&(fen==fen1_b*10+fen0_b)&&(shi==shi1_b*10+shi0_b))
led=1;
endmodule
显示模块
功能:
显示当前时间。
端口定义:
inputclk1khz;
input[3:
0]shi1_r,shi0_r,fen1_r,fen0_r;
output[6:
0]shi1,shi0,fen1,fen0;
代码:
moduledisp(clk1khz,shi1_r,shi0_r,fen1_r,fen0_r,shi1,shi0,fen1,fen0);
inputclk1khz;
input[3:
0]shi1_r,shi0_r,fen1_r,fen0_r;
output[6:
0]shi1,shi0,fen1,fen0;
reg[6:
0]shi1,shi0,fen1,fen0;
always(posedgeclk1khz)
begin
case(shi1_r)//时的十位译码
4'b0000:
shi1<=7'b1000000;
4'b0001:
shi1<=7'b1111001;
4'b0010:
shi1<=7'b0100100;
default:
shi1<=7'b1111111;
endcase
case(shi0_r)//时的个位译码
4'b0000:
shi0<=7'b1000000;
4'b0001:
shi0<=7'b1111001;
4'b0010:
shi0<=7'b0100100;
4'b0011:
shi0<=7'b0110000;
4'b0100:
shi0<=7'b0011001;
4'b0101:
shi0<=7'b0010010;
4'b0110:
shi0<=7'b0000010;
4'b0111:
shi0<=7'b1111000;
4'b1000:
shi0<=7'b0000000;
4'b1001:
shi0<=7'b0010000;
default:
shi0<=7'b1111111;
endcase
case(fen1_r)//分的十位译码
4'b0000:
fen1<=7'b1000000;
4'b0001:
fen1<=7'b1111001;
4'b0010:
fen1<=7'b0100100;
4'b0011:
fen1<=7'b0110000;
4'b0100:
fen1<=7'b0011001;
4'b0101:
fen1<=7'b0010010;
default:
fen1<=7'b1111111;
endcase
case(fen0_r)//分的个位译码
4'b0000:
fen0<=7'b1000000;
4'b0001:
fen0<=7'b1111001;
4'b0010:
fen0<=7'b0100100;
4'b0011:
fen0<=7'b0110000;
4'b0100:
fen0<=7'b0011001;
4'b0101:
fen0<=7'b0010010;
4'b0110:
fen0<=7'b0000010;
4'b0111:
fen0<=7'b1111000;
4'b1000:
fen0<=7'b0000000;
4'b1001:
fen0<=7'b0010000;
default:
fen0<=7'b1111111;
endcase
end
endmodule
测试与仿真
由于ModelSim仿真中出现一些未知问题,这里采用Quartus自带的仿真工具进展简单仿真。
分频〔fp1hz〕
由于分频1Hz时间太久,所以不做仿真。
从功能仿真图可以看到设定的clk周期为10ns,输出的clk1khz周期为500us,分频次数50,000〔50M÷1K〕次,满足设计要求。
时钟〔shizhong〕
在没有复位的时候,按下一次“set〞键,这时时间保持不变,在“tim〞键按下后,将时间信息“shi1_in、shi0_in、fen1_in、fen0_in〞输出到“shi1_r、shi0_r、fen1_r、fen0_r〞。
在后续,设置的闹钟时间与系统时间一样时,LED被拉高〔后续局部未截图〕。
显示〔disp〕
通过输出“shi1、shi0、fen1、fen0〞的7位二进制编码,折换成数码管显示的数字,可以发现与输入的“shi1_r、shi0_r、fen1_r、fen0_r〞完全对应,,说明仿真正确。
问题与改良
从题目要求上来看,有些功能还没完全做到,其中包括:
1.在正常计时显示状态下,用户直接按下“alarm〞键,如此已设置的闹钟时间显示在显示屏上。
2.在输入过程中;输入的数字在显示屏上从右到左依次显示。
3.较长时间,例如5秒,没有按任何键,如此计时器恢复到正常的计时显示状态。
以上都是目前完成的闹钟系统中缺失的,不过该系统根本功能已经完成。
另外,在全编译过程中,虽然没有错误,但是警告数量最多高达50多处,可见代码以与整体框架上还有很多需要改良的地方。
后面需要做的就是将缺失的功能添加进去并且优化代码。
附:
复位时
设置时间后
闹钟时间到