数字逻辑第6章习题解答.docx
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数字逻辑第6章习题解答
习题六
6.1可编程逻辑器件有哪些主要特点？
PLD作为一种通用型可编程逻辑器件，而它的逻辑功能又是由用户通过对器件编程来自行设定的。
它可以把一个数字系统集成在一片PLD上，而不必由芯片制造厂商去设计和制作专用集成芯片。
采用PLD设计数字系统和中小规模相比具有如下特点：
（1）减小系统体积：
单片PLD有很高的密度，可容纳中小规模集成电路的几片到十几片。
（低密度PLD小于700门/片，高密度PLD每片达数万门，最高达25万门）。
（2）增强逻辑设计的灵活性：
使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；用户可随时修改。
（3）缩短设计周期：
由于可完全由用户编程，用PLD设计一个系统所需时间比传统方式大为缩短；
（4）用PLD与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。
这不仅简化了系统设计，而且减少了级间延迟，提高了系统的处理速度；
（5）由于PLD集成度高，测试与装配的量大大减少。
PLD可多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低了成本；
（6）提高系统的可靠性：
用PLD器件设计的系统减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命,提高抗干扰能力，从而增加了系统的可靠性；
（7）系统具有加密功能：
多数PLD器件，如GAL或高密度可编程逻辑器件，本身具有加密功能。
设计者在设计时选中加密项，可编程逻辑器件就被加密。
器件的逻辑功能无法被读出，有效地防止电路被抄袭。
6.2常见PLD器件有哪些主要类型？
常见PLD器件根据可编程逻辑器件问世的时间，我们把PLA、PAL和GAL称为早期的可编程逻辑器件，把CPLD及FPGA称为近代的可编程逻辑器件。
也有人把它们分别称为低密度PLD和高密度PLD。
6.3简述PAL和PLA在结构上的主要区别。
PAL是由可编程的与阵列、固定的或阵列和输出电路三部分组成。
有些PAL器件中，输出电路包含触发器和从触发器输出端到与阵列的反馈线，便于实现时序逻辑电路。
同一型号的PAL器件的输入、输出端个数固定。
在PAL器件的两个逻辑阵列中，与阵列可编程，用来产生函数最简与–或式中所必需的乘积项，PAL器件的或阵列不可编程，它完成对指定乘积项的或运算，产生函数的输出。
PLA的逻辑结构与PROM类似，也是由一个与阵列和一个或阵列构成。
所不同的是，它的与阵列和或阵列一样是可编程的。
而且，n个输入变量的与阵列不再是产生
个与项，而是有P个与门就提供P个与项，每个与项与哪些变量相关可由编程决定。
或阵列通过编程可选择需要的与项相或，形成与–或函数式。
由PLA实现的与–或函数式一般是最简与–或表达式。
6.4说明PAL器件输出及反馈电路的结构类型及其特点。
在品种较多的PAL器件中，其“与”阵列的结构是类同的，不同的是门阵列规模的大小和输出电路的结构。
常见的输出结构有组合型输出和寄存器型输出两类。
（1）组合型输出结构
组合输出型结构适用于组合电路。
常见的有或门输出、或非门输出、与或门输出、与或非门输出以及带互补输出端的或门等。
或门的输入端数，不尽相同，一般在2~8个之间。
有的输出还兼做输入端。
组合型输出结构中包含专用输出结构和可编程输入/输出结构两种。
①专用输出结构
只包含一个可编程的与逻辑阵列和一个固定的或逻辑阵列。
这种结构的输出端只能作输出用，不能作输入用。
因电路中不含触发器，所以只能实现组合逻辑电路。
输出端可以是或门、或非门，或者互补输出结构。
②可编程I/O输出结构
这种输出结构在或门之后增加了一个三态门，如图6.11所示。
三态门的控制端由与阵列中第一行的与门输出控制，各与门的输出结果由连接到该积项线上的输入信号确定。
当三态门的控制端为零时，或门的输出不能通过三态门输出到I/O端，此时，三态门的输出为高阻态，对应的I/O端引线作输入用。
来自I/O端引线的输入信号，通过图中右边的反馈输入缓冲器送到可编程的与阵列中。
当三态门的控制端为高电平时，三态门为选通状态，或门的输出通过三态门输出到I/O端，同时该输出通过反馈输入缓冲器馈送到可编程的与阵列中，故此时对应的I/O端引线同时具有输入、输出功能。
由此可见，通过控制三态门，或门的输出不但可以输出到I/O端，还可以馈至与阵列作为反馈输入，以实现更复杂的逻辑关系。
这种结构为串行数据移位的操作提供双向输出功能。
（2）寄存器型输出结构
寄存器输出型结构适用于组成时序电路。
这种输出结构是在或门之后增加了一个由时钟上升沿触发的D触发器和一个三态门，并且D触发器的输出还反馈到可编程的与阵列中进行时序控制。
寄存器型输出结构中包含有寄存器输出、异或加寄存器输出和算术运算反馈三种结构。
①寄存器输出结构
这种结构的输出端有一D触发器。
在时钟的上升沿先将或门输出寄存在D触发器的Q端，当使能信号OE有效时，Q端的信号经三态缓冲器反相后输出，输出为低电平有效。
触发器的Q输出还可以通过缓冲器反馈送至与阵列的输入端。
因而这种结构的PAL能记忆原来的状态，实现时序逻辑电路。
②异或输出结构
这种结构的输出部分有两个或门，它们的输出经异或门进行异或运算后再经D触发器和三态缓冲器输出。
这种结构不仅便于对与–或逻辑阵列输出的函数求反，还可以实现对寄存器状态进行保持操作。
③算术选通反馈结构
其特点是D触发器的输出和可编程的与阵列的某一输入信号经过四种不同的或门运算后,反馈到可编程的与阵列中,使得与阵列的与门输入含有或运算因子。
这四种不同的或门运算后得到信号（A+B）、（
）、（
B）和（
）。
6.5用PLA设计一个代码转换电路，将一位十进制数的8421码转换成余3码。
设ABCD表示8421码，WXYZ表示余3码，可列出转换电路的真值表如下表所示。
Ａ
Ｂ
Ｃ
Ｄ
Ｗ
Ｘ
Ｙ
Ｚ
Ａ
Ｂ
Ｃ
Ｄ
Ｗ
Ｘ
Ｙ
Ｚ
０
０
０
０
０
０
１
１
１
０
０
０
１
０
１
１
０
０
０
１
０
１
０
０
１
０
０
１
１
１
０
０
０
０
１
０
０
１
０
１
１
０
１
０
ｄ
ｄ
ｄ
ｄ
０
０
１
１
０
１
１
０
１
０
１
１
ｄ
ｄ
ｄ
ｄ
０
１
０
０
０
１
１
１
１
１
０
０
ｄ
ｄ
ｄ
ｄ
０
１
０
１
１
０
０
０
１
１
０
１
ｄ
ｄ
ｄ
ｄ
０
１
１
０
１
０
０
１
１
１
１
０
ｄ
ｄ
ｄ
ｄ
０
１
１
１
１
０
１
０
１
１
１
１
ｄ
ｄ
ｄ
ｄ
根据真值表写出函数表达式，并按照多输出函数化简法则用卡诺图进行化简，可得到最简“与-或”表达式如下：
由此可见，全部输出函数只包含9个不同“与”项，所以，该代码转换电路可用一个容量为4–9–4的PLA实现，其阵列图如图所示。
6.6简述GAL器件和PAL器件的区别。
PAL是由可编程的与阵列、固定的或阵列和输出电路三部分组成。
有些PAL器件中，输出电路包含触发器和从触发器输出端到与阵列的反馈线，便于实现时序逻辑电路。
同一型号的PAL器件的输入、输出端个数固定。
在PAL器件的两个逻辑阵列中，与阵列可编程，用来产生函数最简与–或式中所必需的乘积项，PAL器件的或阵列不可编程，它完成对指定乘积项的或运算，产生函数的输出。
PAL特点有：
①双极型工艺制作，熔丝编程方式
②由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。
③通过对与逻辑阵列编程可以获得不同形式的组合逻辑函数。
常见的PAL器件中，输入变量最多的可达20个，与阵列的乘积项有80个，或逻辑阵列输出端最多有10个，每个或门的输入端最多达到16个。
PAL由于采用的是双极型熔丝工艺，一旦编程后不能修改，同时输出结构类型太多，给设计和使用带来不便。
GAL是一种可以多次编程的器件，采用电可擦除的E2CMOS工艺制成，并且在输出端设置了可编程的输出逻辑宏单元OLMC。
通过编程可将OLMC设置成不同的工作状态，于是，一片GAL便可实现PAL所有输出电路的工作模式，从而增强了器件的通用性。
而且GAL工作速度快，功耗小，是产品开发研制的理想器件。
GAL由输入缓冲器、输出三态缓冲器、与阵列、输出反馈／输入缓冲器、输出逻辑宏单元OLMC（其中包含或门阵列）以及时钟和输出选通信号缓冲器组成。
6.7试说明CPLD采用分区阵列结构的原因。
随着PLD集成规模的增大，器件的阵列大小也随之增大，但当器件的阵列达到一定规模时，就会使电路传输延时增加，为了避免延时，集成规模较大的CPLD大都采用各种分区的阵列结构。
分区阵列结构，即将整个器件分为若干个区。
有的区包含若干个I/O端、输入端及规模较小的与、或阵列和宏单元，相当于一个小规模的PLD；有的区只是完成某些特定的逻辑功能。
各区之间可通过几种结构的可编程全局互连总线连接。
CPLD的分区结构种类很多，较常用的有通用互连阵列结构、灵活逻辑单元阵列结构和多阵列矩阵结构等。
6.8简述通用互连阵列UIM基本结构。
UIM结构中含有快速功能模块FFB和高集成度功能模块FB。
两种模块以及I/O模块通过通用互连矩阵连接。
FFB和FB都采用GAL型结构。
FFB适用于快速编（解）码和高速时序逻辑电路；FB适用于逻辑功能复杂且对时序要求不高的场合及复杂的组合逻辑电路。
采用通用互连矩阵UIM进行器件内部逻辑连接，可保证所有连接路径延迟时间相同。
6.9简述多阵列矩阵MAX基本结构。
MAX结构由逻辑阵列块LAB、I/O模块和可编程互连阵列PIA构成。
MAX结构中，每个宏单元有一个可编程的与阵列和一个固定的或阵列，以及一个具有独立可编程时钟、时钟使能、清除和置位功能的可配置触发器。
每16个宏单元组成一组，构成一个灵活的逻辑阵列模块LAB。
多个LAB通过可编程互连阵列PIA和全局总线相连。
每个LAB还与相应的I/O控制模块相连，以提供直接的输入和输出通道。
6.10FPGA和CPLD的主要区别是什么？
CPLD采用CMOSEPROM、EEPROM、快闪存储器和SRAM等编程技术，从而构成了高密度、高速度和低功耗的可编程逻辑器件。
CPLD的I/O端数和内含触发器多达数百个，其集成度远远高于可编程逻辑器件PAL和GAL。
因此，采用CPLD设计数字系统、体积小、功耗低、可靠性高，具有更多的灵活性。
FPGA的电路结构主要是基于SRAM工艺的查找表结构，它由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。
因为这些模块的排列形式和门阵列（GA）中单元的排列形式相似，所以沿用了门阵列这个名称。
FPGA属于高密度PLD，其集成度可达百万门/片以上。
《数字电子技术基础》期终考试试题（110分钟）
一、填空题：
（每空1分，共15分）
1．逻辑函数
的两种标准形式分别为（）、（）。
2．将2004个“1”异或起来得到的结果是（）。
3．半导体存储器的结构主要包含三个部分，分别是（）、（）、（）。
4．8位D/A转换器当输入数字量10000000为5v。
若只有最低位为高电平，则输出电压为（）v；当输入为10001000，则输出电压为（）v。
5．就逐次逼近型和双积分型两种A/D转换器而言，（）的抗干扰能力强，（）的转换速度快。
6．由555定时器构成的三种电路中，（）和（）是脉冲的整形电路。
7．与PAL相比，GAL器件有可编程的输出结构，它是通过对（）进行编程设定其（）的工作模式来实现的，而且由于采用了（）的工艺结构，可以重复编程，使它的通用性很好，使用更为方便灵活。
二、根据要求作题：
（共15分）
1．将逻辑函数P=AB+AC写成“与或非”表达式，并用“集电极开路与非门”来实现。
2．图1、2中电路均由CMOS门电路构成，写出P、Q的表达式，并画出对应A、B、C的P、Q波形。
三、分析图3所示电路：
（10分）
1）试写出8选1数据选择器的输出函数式；
2）画出A2、A1、A0从000~111连续变化时，Y的波形图；
3）说明电路的逻辑功能。
四、设计“一位十进制数”的四舍五入电路（采用8421BCD码）。
要求只设定一个输出，并画出用最少“与非门”实现的逻辑电路图。
（15分）
五、已知电路及CP、A的波形如图4（a）（b）所示，设触发器的初态均为“0”，试画出输出端B和C的波形。
（8分）
B
C
六、用T触发器和异或门构成的某种电路如图5（a）所示，在示波器上观察到波形如图5（b）所示。
试问该电路是如何连接的？
请在原图上画出正确的连接图，并标明T的取值。
（6分）
七、图6所示是16*4位ROM和同步十六进制加法计数器74LS161组成的脉冲分频电路。
ROM中的数据见表1所示。
试画出在CP信号连续作用下的D3、D2、D1、D0输出的电压波形，并说明它们和CP信号频率之比。
（16分）
表1：
地址输入
数据输出
A3A2A1A0
D3D2D1D0
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
1111
0000
0011
0100
0101
1010
1001
1000
1111
1100
0001
0010
0001
0100
0111
0000
CP波形如图所示：
八、综合分析图7所示电路，RAM的16个地址单元中的数据在表中列出。
要求：
（1）说明555定时器构成什么电路？
（18分）
（2）说明74LS160构成多少进制计数器？
（3）说明RAM在此处于什么工作状态，起什么作用？
（4）写出D\A转换器CB7520的输出表达式（UO与d9~d0之间的关系）；
（5）画出输出电压Uo的波形图（要求画一个完整的循环）。
《数字电子计数基础》试题（第一套）参考答案
一、填空（每空1分，共15分）
1．
2．0
3．地址译码器、存储矩阵、输出缓冲器
4．0.039、5.31
5．双积分型、逐次逼近型
6．施密特触发器、单稳态触发器
7．结构控制字、输出逻辑宏单元、E2CMOS
二、根据要求作题：
（共15分）
1．
OC与非门实现如图：
2．
三、1）
2）
3）该电路为序列脉冲发生器，当A2、A1、A0从000~111连续变化时，Y端输出连续脉冲10110011。
四、设用A3A2A1A0表示该数，输出F。
列出真值表（6分）
A3A2A1A0
F
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0
0
0
0
0
1
1
1
1
1
1010
1011
1100
1101
1110
1111
X
X
X
X
X
X
CP
A
B
C
五、
六、T=1，连线
如图：
七、D3、D2、D1、D0频率比分别是1/15、3/15、5/15、7/15；
D0
CP
D1
D2
D3
八、
（1）555定时器构成多谐振荡器，发出矩形波；
（2）74LS160构成九进制计数器，状态转换图如下：
（3）RAM处于读出状态，将0000B～1000B单元的内容循环读出；
（4）
（5）输出电压波形图如下：
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