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电工电子综合实验

南京理工大学

电工电子综合实验Ⅱ

实验报告

学号：

912104220202

姓名：

梁蕾

学院：

电光学院

专业：

通信工程

指导老师：

钟德荣

一：

摘要……………………………………………………3

二：

实验目的及要求………………………………………3

三：

实验所需原件…………………………………………3

四：

单元电路设计…………………………………………4

五：

完整计时器设计………………………………………12

六：

实验总结与体会………………………………………15

七：

参考文献………………………………………………15

一：

摘要

本实验通过数字电路方法，设计并完成一个多功能数字计时器的设计。

该计时器实现从00:

00到59:

59的计时功能，并在控制电路的作用下实现快速校分、清零、自动报时等功能，所设计的电路采用中小规模集成电路实现。

通过该实验，使我掌握数字电路的工作原理学会设计数字逻辑电路的基本方法，电路调试及故障排除方法，锻炼分析问题解决问题的能力。

关键词：

数字时钟清零校分整点报时

二：

实验目的及要求

（1）实验目的：

1、掌握常见集成电路工作原理和使用方法。

2、学会单元电路设计与组合方法。

（2）实验要求：

1、设计实现信号源电路（

、

）；

2、设计校分电路，在任何时候，拨动校分开关，可进行快速校分；

3、设计清零电路，具有开机自动清零功能，并且在任何时候，按动清零开关，可以进行计时器清零；

4、设计实现整点报时电路，使数字计时器从59分53秒开始报时，每隔一秒发一声，共发三声低音，一声高音；即59分53秒、59分55秒、59分57秒发低音（频率为500KHz），59分59秒发高音（频率为1KHz）；

5、系统级联调试，将以上电路进行级联完成计时器的所有功能；

6、整体完成00:

00到59:

59的数字计时器电路。

三：

实验所需原件

NE5551片CD40401片CD45182片CD45112片74LS003片

74LS201片74LS213片74LS741片电容0.047uf1只电阻150

4只

电阻1k

1只电阻3k

1只双字屏共阴显示器2块数字逻辑实验仪1台

四：

单元电路设计

1、脉冲发生电路：

（1）NE555：

图一：

NE555引脚图

其中1引脚为接地端，引脚2为触发端，引脚3为输出端，引脚4为复位端，引脚5为控制端，引脚6为阀值端，引脚7为放电端，引脚8为电源。

当将NE555连结成图二所示的多谐振荡电路时，输出端为周期矩形波。

图二：

周期矩形波发生电路

3号引脚的输出矩形波波形为：

图三：

矩形波输出波形图

由波形图可得T=0.238ms，

在经过CD4040的分频之后，即可得到频率大约为1Hz的时钟信号。

（2）CD4040集成电路

图四：

CD4040引脚图

其中VDD为电源输入端，VSS为接地端，CP端为输入端，CR为清零端，Q1~Q12为输出端，其输出信号频率分别为输入信号频率的2-1~2-12。

将图三所示电路的输出端接至CD4040的输入端，则可以在Q12输出端得到频率大致为1Hz的方波信号。

可以利用其为电子钟的计时信号。

另外，在Q11、Q3、Q2三个输出端得到频率大致为2Hz、500Hz和1kHz的信号，这三个信号在后面介绍的电路中还要用到。

脉冲发生电路部分如下图五所示：

图五：

脉冲发生电路

2、计时和译码显示电路

（1）CD4518集成电路

图六：

CD4518引脚图

CD4518逻辑功能如表二所示

输入

输出

清零

计数

↑

BCD码加法计数

保持

计数

↓

BCD码加法计数

保持

表一：

CD4518功能表

当清零端输入1，EN端为1且CP端输入时钟信号。

其输出端Q3Q2Q1Q0输出从0000到1001（即十进制中的0到9）的循环。

所以当使用其作为分和秒的个位进行计数时不需对其进行反馈清零，而用其进行分和秒的十位计数时，需要在Q3Q2Q1Q0输出0110时（即十进制中的6），对其进行清零（因为CD4518是异步清零）。

（2）CD4511集成电路

CD4511是一种8421BCD码向8段数码管各引脚码的转换器。

当在其四个输入端输入8421BCD码时，其7个输出端可直接输出供7段数码管使用的信号。

其引脚图如图七所示:

图七：

CD4511引脚图

CD4511逻辑功能如下表二：

输入

输出

字符

测灯

灭零

消隐

锁存

显示LE=0→1时数据

译码

表二：

CD4511逻辑功能表

根据CD4511的逻辑功能表可知，当

、

输入为1而

输入为0时其7个输出端分别输出一定的信号。

只需将这些信号接入8段数码管相对应的引脚即可使其显示我们所需要的数字。

CD4511左侧四个输入端分别连接CD4518的4个输出端。

这样8段数码管就可以正常显示计数器所记载的数字编码了。

由于电路的显示部分不会出现小数，故8端数码管的小数点引脚悬空，故计时和译码显示部分电路如下图八（以秒位为例）：

图八：

计时和译码部分电路图

3、清零电路

以图九中秒位计时和译码电路为例，图中1片CD4518所集成的两个计数器。

一个为个位计数器，另一个为十位计数器。

引脚9始终接高电平，引脚10接由CD4040所输出的1Hz的时钟信号，每当时钟信号出现下降沿则计数器加1。

接通时钟信号后，输出端引脚Q3Q2Q1Q0开始计数。

当输出为1001时需要对十位进位，也就是说，此时需要给控制十位计数的集成电路一个下降沿。

考虑Q3端当且仅当输出由1001变为0000时出现下降沿，于是直接将Q3端作为十位计数器的输入时钟信号。

在接收到第6个下降沿信号后，十位输出端将由0101变为0110。

此时，需要对其进行清零。

考虑电路清零模块，使用两个与非门（图中空置的输入端为清零输入端）。

当CD4518的4号引脚和5号引脚同时输出1时十位被清零。

这就使得其在短暂输出0110后立即被清零成0000。

同时考虑当且仅当十位输出由0101经过短暂的0110变为0000时Q2输出一个下降沿，于是利用其通过校分电路向分钟位进位。

然而本次实验还要求提供整体任意时刻清零的功能，则可以设计一个开关K2，使得当开关闭合时所有4518的清零端全部接高电平，此时即可以实现整体清零目的。

该部分电路采用74LS00二输入端四与非门进行设计，74LS00是一种十分常见的集成电路，其中集成了4个与非门。

其引脚图如下：

图九：

74LS00引脚图

清零部分电路如下图十所示：

图十：

清零电路

4、校分电路

校分电路要求设计一个开关K1，当开关打到计数挡时，计数器正常计数，当开关打到校分挡时计数器可以快速校分，同时秒计数停止。

同时校分电路应具有防颤抖功能。

为使分计数器可以不受秒计数器的进位脉冲的限制，所以校分时选通较快的2HZ的校分信号进行快速校分，同时还要切断1HZ的脉冲，使校分的同时秒计数器停止工作。

校分电路是通过控制分计数器的时钟脉冲信号频率来对分的进行校正的。

当不需要校分时，分的时钟信号由正常的计数器秒的十位提供的脉冲信号控制。

此电路防颤抖的原理在于：

当开关在两种状态之间转换时，由于机械振动，在很短的时间中会在高低电平之间来回波动，相应的产生几个上升沿。

如果直接将开关的输出端直接连接至分个位的时钟的话，这些上升沿将导致它瞬间跳变几个数值。

因此，为了解决输出端翻转的问题，该部分电路引入了D触发器，来避免翻转问题的发生。

在加上D触发器之后，由于在没有时钟上升沿的时候，输出信号保持，而其时钟频率相对与颤抖频率是很小的，也就是说在开关颤抖过程中触发器的输出是不变的，从而避免了分计数器数值的跳变。

校分电路部分的设计主要运用运用74LS74集成电路来实现，现将74LS74集成电路的功能简单介绍如下：

（1）74LS74集成电路

74LS74集成电路是一种D触发器。

其引脚图如图十一所示：

图十一：

74LS74引脚图

由图可见，每片74LS74中集成了两个D触发器。

由于电路中只需要用到一个D触发器，故假设用到74LS74中的1号触发器。

由其功能表可知，当CP端接入时钟，

和

端接入高电平，D端接入输入信号时，在每个时钟的下降沿时刻输出Q都输出与输入D相同的电平，而

输出相反的电平。

74LS74的功能表如下：

输入

输出

清零

置“1”

送“0”

↑

送“1”

↑

保持

不允许

不确定

表三：

74LS74功能表

校分部分电路设计如下图十二：

图十二：

校分电路

其中输出端直接与分计时器的个位时钟端相连接。

正常计时状态下，开关连接高电平，此时Q端输出高电平，总输出端的信号与秒的十位进位信号相同。

当开关连接低电平时，Q端输出低电平，总输出端输出信号为2Hz的时钟信号。

5、报时电路

本次实验中报时电路的设计要求是在59:

53、59:

55、59:

57发低音，输入500HZ信号；在59：

59发高音，输入1KHZ信号。

用二进制数分别表示报时情况如下表：

时刻

分十位

分个位

秒十位

秒个位

音高

频率

m8m7m6m5

m4m3m2m1

s8s7s6s5

s4s3s2s1

59分53秒

0101

1001

0101

0011

低

500Hz

59分55秒

0101

1001

0101

低

500Hz

59分57秒

0101

1001

0101

0111

低

500Hz

59分59秒

0101

1001

0101

1001

高

1000Hz

表四：

报时情况表

蜂鸣器的一端接地，另一端的输入满足下式：

H＝59：

53f3+59：

55f3+59：

57f3+59：

59f4＝59：

51（QBf3＋QCf3＋QDf4）＝

，

中，QB、QC、QD分别是秒个位的输出。

设分十位所对应的计数器的输出为1QD,1QC,1QB,1QA；分个位所对应的计数器的输出为2QD,2QC,2QB,2QA；秒十位所对应的计数器的输出为3QD,3QC,3QB,3QA；秒个位所对应的计数器的输出为4QD,4QC,4QB,4QA。

其中，Q4为高位，Q1为低位。

在59:

51时，四个计数器的输出分别为：

1QD1QC1QB1QA＝0101，2QD2QC2QB2QA＝1001，3QD3QC3QB3QA＝0101，4QD4QC4QB4QA＝0001。

因此，此时的触发信号F＝1QC1QA2QD2QA3QC3QA4QA。

而报时脉冲信号可以由CD4040输出分频信号中得到，低音选用500Hz的脉冲，高音选用1KHz的脉冲。

连好之后，接到蜂鸣器的一端，蜂鸣器的另一端接地即可实现了定点报时的功能。

报时信号逻辑图如下图十三：

图十三：

报时电路逻辑图

该逻辑关系运用74LS00、74LS20、74LS21集成电路连接实现,以下为这三个集成电路的引脚图：

74LS00引脚图74LS20引脚图

图十四74LS21引脚图

从以上三个引脚图中我们可以很清楚的看出它们的内部结构以及其逻辑功能。

在此计时器电路中，这三种集成电路按逻辑图关系连接，可以实现报时功能。

五：

完整计时器设计

将各单元电路按下图逻辑级联起来便可完成数字计时器的设计

图十四：

单元电路逻辑图

整体电路图如下

图十五：

完整计时器电路图

六：

实验总结与体会

在这本实验中，我学到很多东西，提高了我的动手能力，并且培养了我的独立思考能力。

刚接触实验的时候，发现完全不知道从什么地方着手。

通过老师的指导与帮助下才有些头绪，通过自己的摸索及对设计的不断修改与仿真，再去连线的时候已经成竹在胸。

实验过程中虽然遇到了不少麻烦，但在老师和同学的帮助下一一解决了。

作为一名电类专业的大学生，专业知识的重要性是毋庸置疑的，但理论离不开实践的印证。

为期一周的电工电子综合实验虽然结束了，但实验中我积累的经验锻炼的能力却长存。

最后十分感谢老师在本次实验对我的悉心指导。

七：

参考文献

《数字逻辑电路与系统设计》蒋立平主编电子工业出版社

《电子线路实践教程》姜萍王建新主编科学出版社

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