计组实验报告.docx
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计组实验报告
计算机组成原理实验报告
实验一寄存器组成实验
一、实验目的
（1）熟悉D触发器的功能及使用方法。
（2）掌握寄存器文件的逻辑组成及使用方法。
、实验内容
（1）掌握QuartusII的使用方法，能够进行数字电路的设计及仿真。
（2）验证QuartusII所提供D触发器的功能及使用方法。
（3）设计具有1个读端口、1个写端口的寄存器文件，并进行存取操作仿真/验证。
三、实验原理及方案
QuartusII提供了多种类型的触发器模块，如D触发器、T触发器等。
固定特性的触发
器模块有不同的型号，参数化的触发器模块有lpm_ff、lpm_dff、lpm_tff等。
D触发器常
来构建寄存器。
本次实验我们用QuartusII中提供的8为D触发器模块，实现了一个8疋bits的寄存器组，因此，操作地址均为3位，数据均为8位。
由于要求读写端口分离，因此，读
操作的相关引脚有地址raddr[2..0]、数据输出q[7..O]，写操作的相关引脚有地址
waddr[2..O]、数据输入data[7..O]、写使能wen。
其中，省略读使能信号可以简化控制，即数据输出不受限制。
寄存器文件通过写地址waddr[2..O]、写使能wen信号来实现触发器的写入控制，通过
读地址raddr[2..O]信号来控制触发器的数据输出选择。
其连接电路原理如图所示。
寄存器文件的组成
则由此，可在QuartusII中连接原理图
四、实验结果
仿真波形如下:
Vane
卩
ID.q719
33.pm
叩£
12DE
is.on
J
LIE
A1
r
L
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71
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首
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TT
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9U>
r
五、
小结
通过此次实验，我们学会了QuartusII的原理图的构造方法，以及仿真方法，并且使用
lpm_dff作为三态门，控制数据的输入，并且在输出时，用lpm_mux选择每个寄存器的数据
输出。
最后，在本次实验中，我们重新巩固了课堂学习的内容，也对寄存器加深了了解，相信我们
会通过实验在计组的学习道路上越走越远。
实验二运算器组成实验
一、实验目的
（1）熟悉加/减法器的功能及使用方法。
（2）掌握算术逻辑部件（ALU）的功能及其逻辑组成。
（3）加深对运算器工作原理的理解。
实验内容
（1）验证QuartusII所提供加/减法器的功能及使用方法。
（2）设计具有加法、减法、逻辑与、逻辑非4种功能的ALU,并进行功能仿真/验证。
三、实验原理及方法
本实验所要求的ALU数据宽度为8位、具有4种算术及逻辑运算功能，其功能选择引脚
记为SEL[1]〜SEL[O]。
该ALU实现的具体功能如表1所示，其中，算术运算可以实现有符号数、无符号数的运算功能。
表1ALU功能表
功能选择
实现功能
SEL[1]SEL[0]
操作
助记符
功能函数
0
0
加法
ADD
F=A+B
0
1
减法
SUB
F=A-B
1
0
逻辑与
AND
F=A•B
1
1
逻辑非
NOT
F=A
ALU的加法、减法功能可由QuartusII提供的lpm_add_sub模块实现，逻辑与、逻辑
非功能可由QuartusII提供的lpm_and、lpm_inv模块实现。
QuartusII中，lpm_开头的模块均为参数化模块，使用时可以自定义其功能参数，如lpm_add_sub是一种参数化加/减
法器，可以定义其实现功能、数据宽度、结果状态等。
本实验所要求ALU的逻辑结构如图所示，控制形成电路负责产生各功能模块的控制信号，本实验中与门、非门无需控制是特例；状态形成电路负责产生4个状态标志，分别是零
标志ZF、进位/借位标志CF、溢出标志OF结果符号标志SF。
本实验原理如图所示:
四、实验结果
仿真波形为:
9p=
3D„Dt:
u.o
11
ia.oe
Lfl.Qnu
—1
国匸
51
（_
Ld1
S1=
厂
4^10
cr
Si
QJ
5
3CUtpitE
5-I
L
S1
r
"15-
SJ
s
zi
召i
五、小结
这次通过此次实验，我们通过QuartusII构造了一个简单的ALU,我们了解到了ALU基本构造方式，深化了对ALU的了解，而且我们学到了数字电路的编码方式以及计算方式，巩固
了之前所学，受益匪浅。
实验三存储器组成实验
一、实验目的
（1）熟悉半导体存储器的存取方法。
（2）掌握存储器的扩展方法。
（3）掌握存储器与总线的连接方法。
二、实验内容
（1）验证QuartusII所提供半导体存储器的功能及使用方法。
（2）设计一个读/写端口分离的256X8bit的存储器，地址空间中前一半只读、后一半
可读可写，并进行存取操作仿真/验证。
（3）将上述存储器连接到地址/数据复用的总线上，并进行存、取操作仿真/验证。
三、实验原理及方案
1、半导体存储器的操作
QuartusII提供了多种类型的半导体存储器模块，如lpm_dq、lpm_dp、lpm_rom等，
这些模块均均为同步存储器，可以自定义存储字长、存储字数。
本实验中要求存储字长为8
位即可。
以8位字长、256个存储单元、读/写端口分离的存储器lpm_dq为例，其I/O引脚如图4所示。
其中，data[7..O]、q[7..O]分别为数据输入、数据输出引脚，wren为写操作（写
使能）信号、高电平有效，clock为同步操作的时钟信号。
data[7..0]q[7..0]
wren
address[7..0]
clock
图4lpm_dq引脚示例
对lpm_dq的操作有读、写两种。
写操作（wren=1）时，数据在clock上升沿时锁存并
写入到存储单元中。
读操作（wren=0）时，数据在clock上升沿后一段时间输出到引脚（功能仿真时延迟可忽略、实时仿真时延迟为1个时钟左右）。
2、存储器与总线连接的设计与验证
本实验中存储器lpm_dq连接的总线要求是地址/数据复用总线，即存储器的地址引脚、数据引脚连接到同一组总线上。
而存储器lpm_dq是读/写端口分离的，即数据输入引脚、数
据输出引脚是不同的引脚。
因此，本实验中存储器lpm_dq的address[7..0]、data[7..0]、
q[7..0]引脚同时连接到同一组总线bus[7..0]上。
总线操作的基本要求是，同时只允许一个设备向总线发送信息，允许多个设备从总线接
收信息。
因此，本实验中，存储器lpm_dq的地址信号、数据输入信号、数据输出信号须分时与总线交互。
存储器lpm_dq与地址/数据复用总线连接时，地址信号、数据输入信号的分时写入可通
过增设地址锁存器实现，输入信号、输出信号的分时传送可通过增设三态门实现；同样地，输入部件、存储器的分时传送可通过增设三态门实现。
其连接电路原理如图5所示。
输入部件|__三态门__
地址/数据复用总线
锁存器
存储器
―►
三态门
图5lpm_dq与地址/数据复用总线的连接
存储器与地址/数据复用总线连接的原理图设计中，输入部件可用输入引脚实现，锁存
器可米用lpm_latch模块、三态门可米用lpm_bustri模块。
原理图如图所示：
四、实验结果
仿真波形为:
CP
OVE
RE
BjAU
[+]DATAJO
五、小结
此次实验，我们学习了数据/地址分时复用总线，这种分时提供了一种全新的思路，我们可以通过这一次实验了解了大致关于CPU中的总线利用方式，开始了解CPU中的数据，地址传
输交换方式，为我们以后学习计算机的内部的工作原理奠定了基础。
实验四CPU数据通路实验
一、实验目的
（1）掌握CPU数据通路的逻辑组成。
（2）了解指令功能的实现过程及其控制方法。
二、实验内容
（1）设计一个单总线结构的CPU数据通路，部件包括4种功能的8位ALU4X8位的寄存器文件、256X8位的RAM8位计数器各一个。
（2）给出相关部件控制信号，分别实现取数、加法、条件转移指令的功能。
三、实验原理及实验方案
本实验的数据通路可以采用如图6所示的方案，其中，三态门（记为TSL）是依据总线
操作特性（同时只有一个部件能发送数据）而设置的；锁存器是为解决部件的多个端口在单
总线上数据接收冲突而设置的；REG_S为状态寄存器，存放关系运算所需的标志位（如ZF）;
实验结果。
牛J单总线|T
i—►锁存器Y
三态门2—
三态门3；亠*锁存器A
三态门4
—I—.
A_
■
ldn
o
一亠、BUS_I[8]BUS_0[8]
三态门0寺«
op[2]
▼▼
锁存器Z
WA[2]
4—?
•►
■
V
REGs
RA[2]
V•
■
T1
o>
ALU
■
mwr
RAM
rwr
REG_SZ
图6数据通路的逻辑组成
由于数据通路是单总线结构,
而ALU为组合逻辑部件，因此，需增设锁存器Y,解决ALU
的两个入端间的输入冲突；需增设锁存器Z,解决ALU的入端-出端间的环路冲突。
同理,
需增设锁存器A,解决RAM的地址-数据引脚间的输入冲突。
图6中，功能部件的控制信号名称已标出，辅助部件的控制信号名称未标出。
其中，ALU
的操作控制信号线（2根）为op[2],REGs的写地址信号线（2根）、读地址信号线（2根）分别为WA[2]、RA[2],REGsRAM的写操作控制信号线分别为r_wr、m_wr,计数器的置数控制
信号线、时钟信号线分别为ldn、cp。
PC:
HnaSiBi|a
丽卅厂=■-
REGs
本次实验构建了一个简单的
CPU,使用了锁存器，三态门来实现对每个器件部分的输入输出控制，以此实现了对总线的分时复用，从而实现了简单的CPU功能。
四、实验结果
五、小结
作为一个计算机学院的学生，不仅仅要对软件，代码，算法之类的有更深的了解，还要对计
算机的构成，硬件，工作原理有更深的了解，通过此次实验，经过对一个简单CPU的构造,
并且对其功能进行仿真，我们对CPU的工作原理更进一步，相信在以后的学习中我们必将
取得更大的进步。
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