计组实验报告.docx

1、计组实验报告计算机组成原理实验报告实验一寄存器组成实验一、实验目的（1） 熟悉D触发器的功能及使用方法。（2） 掌握寄存器文件的逻辑组成及使用方法。、实验内容（1） 掌握Quartus II的使用方法，能够进行数字电路的设计及仿真。（2） 验证Quartus II 所提供D触发器的功能及使用方法。（3） 设计具有1个读端口、 1个写端口的寄存器文件，并进行存取操作仿真 /验证。三、实验原理及方案Quartus II提供了多种类型的触发器模块，如 D触发器、T触发器等。固定特性的触发器模块有不同的型号，参数化的触发器模块有 lpm_ff、lpm_dff、lpm_tff等。D触发器常来构建寄存器。

2、本次实验我们用 Quartus II中提供的8为D触发器模块，实现了一个8疋bits 的寄存器组，因此，操作地址均为 3位，数据均为8位。由于要求读写端口分离，因此，读操作的相关引脚有地址 raddr2.0、数据输出 q7.O，写操作的相关引脚有地址waddr2.O、数据输入data7.O、写使能wen。其中，省略读使能信号可以简化控制， 即数据输出不受限制。寄存器文件通过写地址 waddr2.O、写使能wen信号来实现触发器的写入控制，通过读地址raddr2.O 信号来控制触发器的数据输出选择。其连接电路原理如图所示。寄存器文件的组成则 由 此， 可 在 Quartus II 中 连接 原理

3、 图四、实验结果仿真波形如下:Vane卩ID.q 71933. p m叩12 DEis.onJLIEA 1r Ll*J D 9肚n* 711； 64* kJn首卜 iii qX E；cTTid mjj9 Ur五、小结通过此次实验，我们学会了 Quartus II的原理图的构造方法，以及仿真方法，并且使用lpm_dff作为三态门，控制数据的输入，并且在输出时，用 lpm_mux选择每个寄存器的数据输出。最后，在本次实验中，我们重新巩固了课堂学习的内容， 也对寄存器加深了了解， 相信我们会通过实验在计组的学习道路上越走越远。实验二运算器组成实验一、实验目的(1)熟悉加/减法器的功能及使用方法。(2

4、)掌握算术逻辑部件(ALU)的功能及其逻辑组成。(3)加深对运算器工作原理的理解。实验内容(1)验证Quartus II 所提供加/减法器的功能及使用方法。(2)设计具有加法、减法、逻辑与、逻辑非 4种功能的ALU,并进行功能仿真/验证。三、实验原理及方法本实验所要求的ALU数据宽度为8位、具有4种算术及逻辑运算功能， 其功能选择引脚记为SEL1SELO。该ALU实现的具体功能如表 1所示，其中，算术运算可以实现有符 号数、无符号数的运算功能。表1 ALU功能表功能选择实现功能SEL1 SEL0操作助记符功能函数00加法ADDF= A+ B01减法SUBF= A- B10逻辑与ANDF= A

5、B11逻辑非NOTF= AALU的加法、减法功能可由 Quartus II 提供的lpm_add_sub模块实现，逻辑与、逻辑非功能可由 Quartus II 提供的lpm_and、lpm_inv 模块实现。Quartus II 中，lpm_开头的 模块均为参数化模块，使用时可以自定义其功能参数，如 lpm_add_sub是一种参数化加/减法器，可以定义其实现功能、数据宽度、结果状态等。本实验所要求 ALU的逻辑结构如图所示，控制形成电路负责产生各功能模块的控制信 号，本实验中与门、 非门无需控制是特例；状态形成电路负责产生 4个状态标志，分别是零标志ZF、进位/借位标志CF、溢出标志 OF结

6、果符号标志 SF。本实验原理如图所示:四、实验结果仿真波形为:9 p =3D D t:u.o1 1ia.oeLfl.Qn u1国匸5 1(_Ld 1S 1=厂410crS iQJ53 CUtpitE5 -ILS 1r15-SJszi召i五、小结这次通过此次实验，我们通过 Quartus II 构造了一个简单的 ALU,我们了解到了 ALU基本 构造方式，深化了对ALU的了解，而且我们学到了数字电路的编码方式以及计算方式， 巩固了之前所学，受益匪浅。实验三存储器组成实验一、实验目的（1） 熟悉半导体存储器的存取方法。（2） 掌握存储器的扩展方法。（3） 掌握存储器与总线的连接方法。二、实验内容（

7、1） 验证Quartus II 所提供半导体存储器的功能及使用方法。（2） 设计一个读/写端口分离的256X 8bit的存储器，地址空间中前一半只读、 后一半可读可写，并进行存取操作仿真 /验证。（3）将上述存储器连接到地址 /数据复用的总线上，并进行存、取操作仿真 /验证。三、实验原理及方案1、半导体存储器的操作Quartus II 提供了多种类型的半导体存储器模块，如 lpm_dq、lpm_dp、lpm_rom等，这些模块均均为同步存储器，可以自定义存储字长、存储字数。本实验中要求存储字长为 8位即可。以8位字长、256个存储单元、读/写端口分离的存储器lpm_dq为例，其I/O引脚如图

8、4所示。其中，data7.O 、q7.O分别为数据输入、数据输出引脚， wren为写操作（写使能）信号、高电平有效，clock为同步操作的时钟信号。 data7.0 q7.0 wre n address7.0 clock图4 lpm_dq引脚示例对lpm_dq的操作有读、写两种。写操作（ wren=1）时，数据在clock上升沿时锁存并写入到存储单元中。读操作（wren=0）时，数据在clock上升沿后一段时间输出到引脚（功 能仿真时延迟可忽略、实时仿真时延迟为 1个时钟左右）。2、存储器与总线连接的设计与验证本实验中存储器lpm_dq连接的总线要求是地址/数据复用总线，即存储器的地址引脚、

9、数据引脚连接到同一组总线上。 而存储器lpm_dq是读/写端口分离的，即数据输入引脚、 数据输出引脚是不同的引脚。因此，本实验中存储器 lpm_dq的address7.0 、data7.0、q7.0引脚同时连接到同一组总线 bus7.0上。总线操作的基本要求是， 同时只允许一个设备向总线发送信息， 允许多个设备从总线接收信息。因此，本实验中，存储器 lpm_dq的地址信号、数据输入信号、数据输出信号须分 时与总线交互。存储器lpm_dq与地址/数据复用总线连接时， 地址信号、数据输入信号的分时写入可通过增设地址锁存器实现，输入信号、输出信号的分时传送可通过增设三态门实现；同样地， 输入部件、存

10、储器的分时传送可通过增设三态门实现。其连接电路原理如图 5所示。输入部件|_三态门_地址/数据复用总线锁存器存储器三态门图5 lpm_dq与地址/数据复用总线的连接存储器与地址/数据复用总线连接的原理图设计中，输入部件可用输入引脚实现，锁存器可米用lpm_latch模块、三态门可米用 lpm_bustri 模块。原理图如图所示：四、实验结果仿真波形为:CPOVEREBj AU+ DATAJO五、小结此次实验，我们学习了数据 /地址分时复用总线，这种分时提供了一种全新的思路，我们可 以通过这一次实验了解了大致关于 CPU中的总线利用方式，开始了解CPU中的数据，地址传输交换方式，为我们以后学习计

11、算机的内部的工作原理奠定了基础。实验四CPU数据通路实验一、实验目的(1)掌握CPU数据通路的逻辑组成。（2） 了解指令功能的实现过程及其控制方法。二、实验内容（1） 设计一个单总线结构的 CPU数据通路，部件包括 4种功能的8位ALU 4X 8位的 寄存器文件、256 X 8位的RAM 8位计数器各一个。（2） 给出相关部件控制信号，分别实现取数、加法、条件转移指令的功能。三、实验原理及实验方案本实验的数据通路可以采用如图 6所示的方案，其中，三态门（记为 TSL）是依据总线操作特性（同时只有一个部件能发送数据） 而设置的；锁存器是为解决部件的多个端口在单总线上数据接收冲突而设置的； REG

12、_S为状态寄存器，存放关系运算所需的标志位（如ZF）;实验结果。牛 J 单总线 | Ti锁存器Y三态门2 三态门3 ；亠* 锁存器A三态门4I .A _ldno 一亠、 BUS_I8 BUS_08三态门0 寺 op2 锁存器ZWA24? VREGsRA2V T 1o ALUm wrRAMr wrREG_SZ图6数据通路的逻辑组成由于数据通路是单总线结构,而ALU为组合逻辑部件，因此，需增设锁存器 Y,解决ALU的两个入端间的输入冲突；需增设锁存器 Z,解决ALU的入端-出端间的环路冲突。同理,需增设锁存器A,解决RAM的地址-数据引脚间的输入冲突。图6中，功能部件的控制信号名称已标出， 辅助部

13、件的控制信号名称未标出。 其中，ALU的操作控制信号线（2根）为op2 , REGs的写地址信号线（2根）、读地址信号线（2根）分别 为WA2、RA2 , REGs RAM的写操作控制信号线分别为 r_wr、m_wr,计数器的置数控制信号线、时钟信号线分别为 ldn、cp。PC:HnaSiBi|a丽卅厂 =-REGs本次实验构建了一个简单的CPU,使用了锁存器，三态门来实现对每个器件部分的输入输出 控制，以此实现了对总线的分时复用，从而实现了简单的 CPU功能。四、实验结果五、小结作为一个计算机学院的学生，不仅仅要对软件，代码，算法之类的有更深的了解， 还要对计算机的构成，硬件，工作原理有更深的了解，通过此次实验，经过对一个简单 CPU的构造,并且对其功能进行仿真，我们对 CPU的工作原理更进一步，相信在以后的学习中我们必将取得更大的进步。