SARADC设计架构比较及必要说明.docx

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SARADC设计架构比较及必要说明

SAR-ADC设计架构比较及必要说明

10b-200ksps-SAR-ADC设计说明

一、目前项目的设计需求

目前项目属于COST-DOWN项目，所以电路面积是最主要的优化点，目前该ADC的指标要求是10b-200Ksps，精度适中，速度比较低，关键是如何减小面积降低成本且能保证10b的模数转换有效位。

项目之前采用的SMICSARADCIP，需要外接电阻，整体面积是0.17mm2，本次设计的主要目的是设计不需要外挂电阻的SARADC且整体电路的面积小于0.17mm2。

本项目中的SARADC针对的是单端应用，所以后续所有的讨论只针对单端应用情况。

二、各种SARADC架构比较及选定

图1、单端SARADC基本架构

镜结构也会导致比较大的功耗。

在高精度的SARADC架构中不宜采用此类DAC。

图4、R-2R结构的电流型DAC结构

✓R-2R电流型DAC架构

如图4所示，最低位2R/2R并联后的到R，R+R与2R并联后又得到R，依次类推，当所有的电阻均接地时，Vref端看到的输入阻抗为R。

开关S0~Sn-1控制接入比较器的电流大小，该结构解决了电阻随位数呈指数增加的问题，但是电路中的开关会导致电阻的匹配难度加大，此外，电流型运算放大器增加了该结构的设计难度，该结构同样需要额外的采样保持电路。

图5、电荷型DAC结构

✓电荷型DAC架构

如图5所示，电荷型也叫电容型DAC，该结构基于开关电容阵列，配合时序设计，运用电荷守恒的原理，实现电荷再分配而得到一个模拟电平。

在SARADC具体实现的时候，往往把信号采样和电容DAC放在一起设计，这样既实现了采样又实现了DAC，即在同一个电容阵列上面完成采样和DAC输出的数学运算。

该结构采用全电容设计，在片上容易得到更高精度的匹配。

不足之处在于，随着位数的增加，电容呈指数增加，从而使得电容占据了该ADC绝大部分的面积，增加了成本。

在8位及以下的SARADC架构中可以采用此类型的DAC，大大简化了设计难度。

图6、典型的二段分段电容结构

✓分段电容型DAC架构

如图6所示，为了解决典型电容型DAC的电容过大问题，通常采用分段电容结构实现高精度DAC的设计。

该结构解决了电容面积随位数指数增加的问题，由于电容的减小，该结构的转换速度会明显提高。

不足之处在于引入了Ca电容，该电容的寄生参数比较大，增加了匹配难度。

在12位左右或者以上的SARADC中采用此结构的电路必须对Ca及高位电容做失配校准，这会增加相应的时序和硬件电路，增加了设计和应用复杂度。

图7、阻容混合型DAC结构

✓阻容混合型DAC架构

如图7所示，阻容混合型的高位采用电容结构DAC，低位采用电阻结构DAC，以目前的10bitSARADC设计为例，高6位采用电容实现，低四位采用电阻实现。

由于C0和C1~C5所接的电压都是Vref，所以低位电阻型DAC不会超额，也就是说该类型的DAC结构具有出色的单调性，这提高了ADC的ENOB。

片上4位16档电阻型DAC的步进为187mv（设定VREF=3V），这极大地降低了低位RES-DAC的设计难度。

该结构的缺点是，电阻性DAC的电阻不能取值过小，否则电流会增加，不利于低功耗设计。

相反，增加电阻降低功耗会导致该RES-DAC的响应速度降低，降低了该类型SARADC的转换速度。

以上几点决定了该类型的SARADC不利于目前主流的高速、低功耗应用场合。

但是目前我们的COST-DOWN方案的速度要求是200Ksps，因此该结构可以满足小面积，中等精度的应用要求。

由于该结构的线性度比较好，因此不需要针对电容或者电阻阵列做进一步的失配校准，减小了设计和应用难度。

综合以上情况，自主设计该SARADC电路时宜采用该阻容混合架构，其中，单位电容为5um×5um，总电容数为64*5um×5um，16个中等阻值的电阻及相应的开关用于设计RES-DAC，这极大的减小了整个SARADC的面积。

2、SARADC中比较器的精度对整体性能的影响

假设SARADC的比较器由于阈值电压、尺寸及电流镜的失配等导致输入OFFSET电压为20mv，则当比较器的输入电压差值接近该范围时，会导致其输出错误的电平。

该错误电平会导致转换后得到ADC码整体偏移一个档位。

由于阈值电压及尺寸、电流镜的失配属于静态OFFSET，不随PVT做动态变化，因此该参数并不影响ADC的线性度，只是会导致输入输出之间存在一个固定的偏移。

对于检测相对变化的应用场合来说，比较器的OFFSET不需要做校准。

该问题详见图8

图8、OFFSET导致输入输出转换曲线的变化示意图

三、设计难点及解决方案

如果该应用关心模数转换的绝对精度，则必须校准比较器的OFFSET电压，如果只关心相对变化，则可以省去比较器的OFFSET校准，则该结构的SARADC设计难度会大大降低，也会相应减小面积和设计周期，从而降低投片风险

比较器的OFFSET电压<30mV，所以除非应用于高精度测量，一般情况输入输出曲线的小量偏移并不会影响使用，因此ADC更关心的是ENOB即线性度，所以建议自主设计该SARADC电路时对比较器OFFSET不做校准，这样会大大提高设计把握度。

最终可采用方案：

阻容混合DAC架构，高6位采用电容架构DAC，低4位采用电阻架构DAC，不做比较器的OFFSET校准。

RES-DAC对VREF的要求不高，高6位C-DAC要求其电容上的VREF抖动尽量小以提高转换精度，因此可以将该ADC的VREF接VCC（3.3VLDO的输出电压），另外适当增加退耦电容以尽量减小电容上的VREF波动。

高六位CDAC也可以分成两部分，其中的低两位采用二进制码控制，高四位可以采用温度计码控制，这样可以最大限度地保证DAC转换的线性度。

总之，通过以上调整，整体架构得到了简化，比较容易满足10Bit-200Ksps、减小面积的指标要求并且降低了设计难度。