计01班计算机组成原理复习重点白中英版.docx
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计01班计算机组成原理复习重点白中英版
计算机组成原理课程总结&复习考试要点
一、考试以讲授过的教材中的内容为主，归纳要点如下：
第1章-第2章计算机概念运算方法和运算器
（一）学习目标
1.了解计算机的分类和应用。
2.掌握计算机的软、硬件构成。
3.掌握计算机的层次结构。
3．掌握数的原码、反码、补码的表示方法。
4．掌握计算机中数据的定点表示和浮点表示方法，并熟练掌握各种表示方法下所能表示的数据的范围。
5．理解定点加法原理及其判断溢出的方法。
6．了解计算机定点乘法、除法的实现方法。
7．了解浮点加法，乘法，除法的实现方法。
8．理解ALU运算器的工作原理及其扩展方法。
（二）第1章学习内容
第一节计算机的分类和应用
要点：
计算机的分类，计算机的应用。
第二节计算机的硬件和软件
要点：
了解计算机的硬件构成及各部分的功能；了解计算机的软件分类和发展演变。
第三节计算机系统的层次结构
要点：
了解计算机系统的层次结构。
（三）第2章学习内容
第一节数据和文字的表示方法
要点：
△定点数的表示方法，及其在原码、反码和补码表示下的数值的范围；△○浮点数的表示方法及其不同表示格式下数据的表示范围；常见汉字和字符的几种表示方法；
第二节定点加法、减法运算
要点：
△补码加、减法及其溢出的检测方法；二进制加法器和十进制加法器的逻辑构成。
第三节定点乘法运算
要点：
原码并行乘法原理；不带符号的阵列乘法器；补码并行乘法原理；○直接补码阵列乘法器。
第四节定点除法运算
要点：
理解原码除法原理以及并行除法器的构成原理。
第五节多功能算术/逻辑运算单元
要点：
△74181并行进位运算器；74182进位链；△○多位ALU的扩展。
第六节浮点运算运算和浮点运算器
要点：
了解浮点加/减；浮点乘/除原理。
浮点存储：
1．若浮点数x的754标准存储格式为（）16，求其浮点数的十进制数值。
解：
将16进制数展开后，可得二制数格式为
01000001001101100000000000000000
S阶码（8位）尾数（23位）
指数e=阶码-127=-01111111=00000011=（3）10
包括隐藏位1的尾数
1.M=1.01101100000000000000000=1.011011
于是有
x=（-1）S×1.M×2e=+（1.011011）×23=+1011.011=（11.375）10
2.将数（20.59375）10转换成754标准的32位浮点数的二进制存储格式。
解:
首先分别将整数和分数部分转换成二进制数：
20.59375=10100.10011
然后移动小数点，使其在第1，2位之间
10100.10011=1.0×24
e=4于是得到：
S=0,E=4+127=131,M=0
最后得到32位浮点数的二进制存储格式为：
00=（41A4C000）16
3.假设由S,E,M三个域组成的一个32位二进制字所表示的非零规格化浮点数ｘ,真值表示为（非IEEE754标准）：
ｘ＝（－1）s×（1.M）×2E－128
问：
它所表示的规格化的最大正数、最小正数、最大负数、最小负数是多少？
（1）最大正数
01111111111111111111111111111111
ｘ＝[1＋（1－2-23）]×2127
（2）最小正数
00000000000000000000000000000000
ｘ＝1.0×2－128
（3）最小负数
11111111111111111111111111111111
ｘ＝－[1＋（1－2－23）]×2127
（4）最大负数
10000000000000000000000000000000
ｘ＝－1.0×2－128
4.用源码阵列乘法器、补码阵列乘法器分别计算xXy。
（1）x=11000y=11111
（2）x=-01011y=11001
（1）原码阵列
x=0.11011,y=-0.11111
符号位:
x0⊕y0=0⊕1=1
[x]原=11011,[y]原=11111
[x*y]原=1，1101000101
带求补器的补码阵列
[x]补=011011,[y]补=100001
乘积符号位单独运算0⊕1＝1
尾数部分算前求补输出│X│＝11011，│y│＝11111
X×Y＝-0.01
（2）原码阵列
x=-0.11111,y=-0.11011
符号位:
x0⊕y0=1⊕1=0
[x]补=11111,[y]补=11011
[x*y]补=0,11010,00101
带求补器的补码阵列
[x]补=100001,[y]补=100101
乘积符号位单独运算1⊕1＝0
尾数部分算前求补输出│X│＝11111，│y│＝11011
11111
*11011
11111
11111
00000
11111
11111
1101000101
X×Y＝0.01
5.计算浮点数x+y、x-y
x=2-101*（-0.010110）,y=2-100*0.010110
[x]浮=11011,-0.010110
[y]浮=11100,0.010110
Ex-Ey=11011+00100=11111
[x]浮=11100,1.110101（0）
规格化处理:
0.101100阶码11010
x+y=0.101100*2-6
规格化处理:
1.011111阶码11100
x-y=-0.100001*2-4
6.设过程段Si所需的时间为τi,缓冲寄存器的延时为τl,线性流水线的时钟周期定义为
τ＝max{τi}＋τl＝τm＋τl
流水线处理的频率为f＝1/τ。
一个具有k级过程段的流水线处理n个任务需要的时钟周期数为Tk＝k＋（n－1），
所需要的时间为：
T＝Tk×τ
而同时，顺序完成的时间为：
T＝n×k×τ
k级线性流水线的加速比：
*Ck=TL＝ n·k
Tkk＋（n－1）
第3章多层次存储器
一、学习目标
1．了解存储器的不同分类及其各自的特点。
2．理解SRAM和DRAM存储单元的构成及其存储原理。
3．掌握存储器的扩展及其与CPU的连接。
4．了解SRAM和DRAM的不同特点，掌握DRAM的刷新方法。
5．了解高性能主存储器、闪速存储器、高速存储器的特点和工作原理。
6．掌握CACHE存储器的基本原理及其地址映射过程。
二、学习内容
第一节存储器概述
要点：
存储器的分类，存储器的分级结构。
第二节随机读写存储器
要点：
SRAM基本存储元的存储原理；△SRAM芯片的组成及其逻辑结构；△○SRAM的扩展；
△○SRAM与CPU的连接；理解DRAM基本存储元的存储原理；△DRAM芯片的组成及其逻辑结构；△DRAM的刷新；了解EDRAM芯片的构成及工作原理；了解闪存的工作原理及其特点。
第三节只读存储器和闪速存储器
要点：
了解只读存储器的工作原理；了解闪存的工作原理及其特点。
第四节高速存储器
要点：
了解高速存储器的特点；了解双端口存储器的原理；了解多模块交叉存储器；相联存储器。
第五节Cache存储器
要点：
了解Cache的功能；△○掌握主存Cache的地址映射：
全相联方式、组相联方式和直接相联方式。
*闪存：
高性能、低功耗、高可靠性以及移动性
编程操作：
实际上是写操作。
所有存储元的原始状态均处“1”状态，这是因为擦除操作时控制栅不加正电压。
编程操作的目的是为存储元的浮空栅补充电子，从而使存储元改写成“0”状态。
如果某存储元仍保持“1”状态，则控制栅就不加正电压。
如图（a）表示编程操作时存储元写0、写1的情况。
实际上编程时只写0，不写1，因为存储元擦除后原始状态全为1。
要写0，就是要在控制栅C上加正电压。
一旦存储元被编程，存储的数据可保持100年之久而无需外电源。
读取操作：
控制栅加上正电压。
浮空栅上的负电荷量将决定是否可以开启MOS晶体管。
如果存储元原存1，可认为浮空栅不带负电，控制栅上的正电压足以开启晶体管。
如果存储元原存0，可认为浮空栅带负电，控制栅上的正电压不足以克服浮动栅上的负电量，晶体管不能开启导通。
当MOS晶体管开启导通时，电源VD提供从漏极D到源极S的电流。
读出电路检测到有电流，表示存储元中存1，若读出电路检测到无电流，表示存储元中存0，如图（b）所示。
擦除操作：
所有的存储元中浮空栅上的负电荷要全部洩放出去。
为此晶体管源极S加上正电压，这与编程操作正好相反，见图（c）所示。
源极S上的正电压吸收浮空栅中的电子，从而使全部存储元变成1状态。
*cache：
设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。
存储周期T=200ns，数据总线宽度为64位，总线传送周期=50ns。
若连续读出4个字，问顺序存储器和交叉存储器的带宽各是多少?
解：
顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：
q=64b×4=256b
顺序存储器和交叉存储器连续读出4个字所需的时间分别是：
t2=mT=4×200ns=800ns=8×10-7s
t1=T+（m-1）=200ns+350ns=350ns=35×10-7s
顺序存储器和交叉存储器的带宽分别是：
W2=q/t2=256b÷（8×10-7）s=320Mb/s
W1=q/t1=256b÷（35×10-7）s=730Mb/s
*CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。
解：
h=Nc/（Nc+Nm）=1900/（1900+100）=0.95
r=tm/tc=250ns/50ns=5
e=1/（r+（1-r）h）=1/（5+（1-5）×0.95=83.3%
ta=tc/e=50ns/0.833=60ns
*存储器：
已知某64位机主存采用半导体存储器，其地址码为26位，若使用256K×16位的DRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问：
（1）每个模块板为1024K×64位，共需几个模块板？
（2）个模块板内共有多少DRAM芯片?
（3）主存共需多少DRAM芯片?
CPU如何选择各模块板？
（1）
（2）
每个模块要16个DRAM芯片
（3）64*16=1024块
由高位地址选模块
*用16K×8位的DRAM芯片组成64K×32位存储器，要求：
（1）画出该存储器的组成逻辑框图。
（2）设存储器读/写周期为0.5μS,CPU在1μS内至少要访问一次。
试问采用哪种刷新方式比较合理？
两次刷新的最大时间间隔是多少？
对全部存储单元刷新一遍所需的实际刷新时间是多少？
解：
（1）根据题意，存储总容量为64KB，故地址总线需16位。
现使用16K*8位DRAM芯片，共需16片。
芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，其中使用一片2：
4译码器。
（2）根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行如果采用分散刷新，则每1us只能访存一次，也不行所以采用异步式刷新方式。
假定16K*1位的DRAM芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128=15.6us，可取刷新信号周期15us。
刷新一遍所用时间＝15us×128＝1.92ms
第4章指令系统
一、复习目标
1．了解计算机指令系统的发展与性能要求。
2．理解计算机指令格式的构成形式，并能够根据要求设计计算机指令格式。
3．熟练掌握计算机指令和数据的各种寻址方式。
4．了解堆栈寻址方式的原理。
5．了解几种典型指令的功能。
二、复习内容
第一节指令系统的发展和性能要求
要点：
了解计算机指令系统的相关概念，了解计算机对指令系统与性能要求。
第二节指令格式
要点：
理解指令格式的构成以及各部分的含义；△指令地址码的扩展；△○指令格式设计。
第三节指令和数据的寻址方式
要点：
△指令的寻址方式；△数据的寻址方式。
第四节堆栈寻址方式
要点：
串联堆栈的构成和操作方法；存储器堆栈的构成和操作方法。
第五节典型指令
要点：
指令的分类和各种类型的功能。
某计算机字长16位，主存容量为64K字，采用单字长单地址指令，共有40条指令，试采用直接、立即、变址、相对四种寻址方式设计指令格式。
解：
40条指令需占用操作码字段（OP）6位，这样指令余下长度为10位。
为了覆盖主存640K字的地
址空间，设寻址模式（X）2位，形式地址（D）8位，其指令格式如下：
寻址模式定义如下：
X=00直接寻址有效地址E=D（直接寻址为256个存储单元）
X=01立即寻址D字段为操作数
X=10变址寻址有效地址E=（RX）＋D（可寻址64K个存储单元）
X=11相对寻址有效地址E=（PC）＋D（可寻址64K个存储单元）
其中RX为变址寄存器（16位），PC为程序计数器（16位），在变址和相对寻址时，位移量D可正可负。
例如：
一种二地址RR型，RS型指令结构如下所示：
6位4位4位1位2位16位
OP
源寄存器
目标寄存器
I
x
偏移量D
其中源寄存器，目标寄存器都是通用寄存器，I为间接寻址标志位，x为寻址模式字段，D为偏移量字段，通过I，x，D的组合，可构成RS型寻址方式的有效地址E。
请在表中填出6种寻址方式相应有效地址E的表达式。
寻址方式
I
x
有效地址E算法
说明
直接寻址
0
00
？
相对寻址
0
01
？
PC为程序计数器
变址寻址
0
10
？
Rx为变址寄存器
寄存器间接寻址
1
11
？
R为通用寄存器
间接寻址
1
00
？
基址寻址
0
11
？
Rb为基址寄存器
请在表中填出6种寻址方式相应有效地址E的表达式。
某微机的指令格式如下所示：
1510
98
70
OP
X
D
例如
其中D是位移量，X是寻址特征位，具体定义如下：
X=00为直接寻址，01为基地址寻址，10为相对寻址，11为变址寻址。
设（PC）=1234H，（X1）=0037H（基址），（X2）=1122H（变址），请确定下列指令的有效地址：
（1）4020H：
（2）2204H：
（3）1320H：
（4）3525H：
（5）6721H：
第5章中央处理器
一、复习目标
1．了解CPU的功能和组成，理解并熟练掌握CPU中各种寄存器的功能。
2．理解指令周期的基本概念。
3．理解时序信号的体制、时序信号、机器周期、指令周期的形成过程。
4．理解微程序控制思想，了解微程序控制器的构成和各部分的功能。
5．熟练掌握微程序设计技术，掌握微指令格式的形成过程。
6．了解硬布线控制器的工作原理。
7．理解CPU的流水工作原理。
8．了解精简指令系统和复杂指令系统各自的特点。
二、复习内容
第一节CPU的功能和组成
要点：
CPU的功能和组成；掌握CPU种的各种寄存器的功能。
第二节指令周期
要点：
指令周期的含义；指令周期的形成。
第三节时序产生器和控制方式
要点：
时序信号的作用和体制；○时序信号产生器的构成和工作原理；○机器周期和指令周期的形成。
第四节微程序控制器
要点：
△理解微程序控制器的原理；△理解微指令和微程序含义。
第五节微程序设计技术
要点：
△○掌握微指令的格式；△○熟练掌握微指令的几种编码方式；△○掌握微程序的形成。
第六节硬布线控制器
要点：
了解硬布线控制的基本思想。
第七节流水CPU
要点：
理解流水计算机系统组成；了解流水线中存才的主要问题：
资源相关，数据相关，控制相关。
第八节RISCCPU
要点：
了解RISCCPU和CISCCPU各自的特点。
*微指令：
直接表示法特点：
这种方法结构简单，并行性强，操作速度快，但是微指令字太长，若微命令的总数为N个，则微指令字的操作控制字段就要有N位。
另外，在N个微命令中，有许多是互斥的，不允许并行操作，将它们安排在一条微指令中是毫无意义的，只会使信息的利用率下降。
*编码表示法特点：
可以避免互斥，使指令字大大缩短，但增加了译码电路，使微程序的执行速度减慢
*编码注意几点：
字段编码法中操作控制字段并非是任意的，必须要遵循如下的原则：
①把互斥性的微命令分在同一段内，兼容性的微命令分在不同段内。
这样不仅有助于提高信息的利用率，缩短微指令字长，而且有助于充分利用硬件所具有的并行性，加快执行的速度。
②应与数据通路结构相适应。
③每个小段中包含的信息位不能太多，否则将增加译码线路的复杂性和译码时间。
④一般每个小段还要留出一个状态，表示本字段不发出任何微命令。
因此当某字段的长度为三位时，最多只能表示七个互斥的微命令，通常用000表示不操作。
*水平型微指令和垂直型微指令的比较
（1）水平型微指令并行操作能力强，效率高，灵活性强，垂直型微指令则较差。
（2）水平型微指令执行一条指令的时间短，垂直型微指令执行时间长。
（3）由水平型微指令解释指令的微程序，有微指令字较长而微程序短的特点。
垂直型微指令则相反。
（4）水平型微指令用户难以掌握，而垂直型微指令与指令比较相似，相对来说，比较容易掌握。
*微地址寄存器有6位（μA5-μA0），当需要修改其内容时，可通过某一位触发器的强置端S将其置“1”。
现有三种情况：
（1）执行“取指”微指令后，微程序按IR的OP字段（IR3-IR0）进行16路分支；
（2）执行条件转移指令微程序时，按进位标志C的状态进行2路分支；
（3）执行控制台指令微程序时，按IR4，IR5的状态进行4路分支。
请按多路转移方法设计微地址转移逻辑。
答：
按所给设计条件，微程序有三种判别测试，分别为P1，P2，P3。
由于修改μA5-μA0内容具有很大灵活性，现分配如下：
（1）用P1和IR3-IR0修改μA3-μA0；
（2）用P2和C修改μA0；
（3）用P3和IR5，IR4修改μA5，μA4。
另外还要考虑时间因素T4（假设CPU周期最后一个节拍脉冲），故转移逻辑表达式如下：
μA5=P3·IR5·T4
μA4=P3·IR4·T4
μA3=P1·IR3·T4
μA2=P1·IR2·T4
μA1=P1·IR1·T4
μA0=P1·IR0·T4+P2·C·T4
由于从触发器强置端修改，故前5个表达式可用“与非”门实现，最后一个用“与或非”门实现。
*某机有8条微指令I1-I8，每条微指令所包含的微命令控制信号如下表所示。
a-j分别对应10种不同性质的微命令信号。
假设一条微指令的控制字段为8位，请安排微指 令的控制字段格式。
解：
经分析，（d,i,j）和（e,f,h）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a,b,c,g四个微命令信号可进行直接控制，其整个控制字段组成如下：
*流水线（IFInstructionFetch取指IDInstructionDecode指令译码EXExecution执行WB结果写回）
*今有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，今假设完成各步操作的时间依次为100ns,100ns,80ns,50ns。
（2）若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第二条指令要推迟多少时间进行。
（3）如果在硬件设计上加以改进，至少需推迟多少时间？
解：
（1）流水线的操作周期应按各步操作的最大时间来考虑，即流水线时钟周期性
（2）遇到数据相关时，就停顿第2条指令的执行，直到前面指令的结果已经产生，因此至少需要延迟2个时钟周期。
（3）如果在硬件设计上加以改进，如采用专用通路技术，就可使流水线不发生停顿。
第6章总线系统
一、学习目标
1．正确理解总线的基本概念，了解总线的连接方式和内部结构。
2．正确理解总线接口的功能。
3．掌握总线的仲裁、定时和数据传送模式。
4.了解ISA，EISA，VESA，PCI总线的功能和特性。
二、学习内容
第一节总线的概念和结构形态
要点：
理解总线的功能和分类；△了解总线的几种连接方式；了解总线的内部结构。
第二节总线接口
要点：
理解总线接口功能。
第三节总线的仲裁、定时和数据传送模式
要点：
○掌握总线的仲裁方式及其实现；了解总线的定时方式以及各自的特点。
第四节PCI总线
要点：
了解PCI总现在计算机中的作用以及特点。
总线定义：
总线是构成计算机系统的互联机构，是多个系统功能部件之间进行数据传送的公共通路。
借助于总线连接，计算机在各系统功能部件之间实现地址、数据和控制信息的交换，并在争用资源的基础上进行工作。
总线分类：
内部总线：
CPU内部连接各寄存器及运算器部件之间的总线。
系统总线：
CPU和计算机系统中其他高速功能部件相互连接的总线。
I/O总线：
CPU和中低速I/O设备相互连接的总线。
总线特性：
物理特性：
总线的物理连接方式（根数、插头、插座形状、引脚排列方式等）。
功能特性：
每根线的功能。
电气特性：
每根线上信号的传递方向及有效电平范围。
时间特性：
规定了每根总线在什么时间有效。
总线带宽：
总线带宽定义为总线本身所能达到的最高传输速率，它是衡量总线性能的重要指标。
cpu北桥pci南桥isa之间相互连通
通过桥CPU总线、系统总线和高速总线彼此相连。
桥实质上是一种具有缓冲、转换、控制功能的逻辑电路。
多总线结构体现了高速、中速、低速设备连接到不同的总线上同时进行工作，以提高总线的效率和吞吐量，而且处理器结构的变化不影响高速总线。
整个总线分为：
数据传送总线：
由地址线、数据线、控制线组成。
其结构与简单总线相似，但一般是32条地址线，32或64条数据线。
为了减少布线，64位数据的低32位数据线常常和地址线采用多路复用方式。
仲裁总线：
包括总线请求线和总线授权线。
中断和同步总线：
用于处理带优先级的中断操作，包括中断请求线和中断认可线。
公用线：
包括时钟信号线、电源线、地线、系统复位线以及加电或断电的时序信号线等。
接口的典型功能：
控制、缓冲、状态、转换、整理、程序中断。
总线的传输过程：
串行传送：
使用一条传输线，采用脉冲传送。
主要优点是只需要一条传输线，这一点对长距离传输显得特别重要，不管传送的数据量有多少，只需要一条传输线，成本比较低廉。
缺点就是速度慢。
并行传送：
每一数据位需要一条传输线，一般采用电位传送。
分时传送：
总线复用或是共享总线的部件分时使用总线。
*总线的信息传送过程：
请求总线、总线仲裁、寻址、信息传送、状态返回
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