基于VerilogHDL设计的数字时钟.docx
《基于VerilogHDL设计的数字时钟.docx》由会员分享，可在线阅读，更多相关《基于VerilogHDL设计的数字时钟.docx（16页珍藏版）》请在冰豆网上搜索。
基于VerilogHDL设计的数字时钟
基于Vｅrｉlｏg－HDL设计的数字时钟
————————————————————————————————作者：
————————————————————————————————日期：
ﻩ
深圳大学考试答题纸
（以论文、报告等形式考核专用）ﻫ二○ 18 ～二○19 学年度第 一 学期
课程编号
1602080０0１
课程名称
硬件描述语言与逻辑综合
主讲教师
刘春平
评分
学号
姓名
李思豪
专业年级
电子科学与技术16级1班
教师评语：
题目:
基于VeｒilｏgHDL设计的数字时钟
摘要:
本文利用VeｒilogHDL语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Ａlｔｅra QuartuｓⅡ6.0和ｃｙclnoeII EP２C35F672Ｃ6完成综合、仿真。
此程序通过下载到ＦPGA芯片后，可应用于实际的数字钟显示中
关键词:
VeriloｇHDL;硬件描述语言；ＦPGA
一、实验任务3
实验目的ﻩ3
实验要求ﻩ3
二、设计思路ﻩ3
三、实验结果ﻩ１0
四、总结与收获ﻩ１4
1、实验任务
实验目的
1.深入了解基于quarｔｕsｉi工具的复杂时序逻辑电路的设计。
2.理解并熟练利用EDＡ工具进行综合设计。
3.熟练掌握芯片烧录的流程及步骤。
4.掌握ＶerilogHDL语言的语法规范及时序电路描述方法。
实验要求
设计一个带秒表功能的24小时数字钟,它包括以下几个组成部分：
① 显示屏,由6个七段数码管组成，用于显示当前时间（时：
分，秒）或设置的秒表时间；
②复位键复位所有显示和计数
③设置键,用于确定新的时间设置,三个消抖按键分别用于时分秒的设置
④ 秒表键，用于切换成秒表功能
基本要求
（1）计时功能:
这是本计时器设计的基本功能，每隔一秒计时一次，并在显示屏上显示当前时间。
（２） 秒表功能：
设置时间，进行倒计时功能
（３）设置新的计时器时间：
按下设置键后,用户能通过时分秒三个消抖按键对时间进行设置。
二、设计思路
1、总原理框图：
原理如上图所示,时钟由分频器模块，数码管显示模块，计时器模块三个模块构成,每个模块实现如下的不同功能,最后通过在顶层模块的调用，来实现时钟功能。
2.顶层模块：
顶层模块调用三个字模块，并且定义输入输出口，代码输入所示：
moｄuleｍｙclｏck2（dａｏjiｓhｉ,ｓtop，ｃlｋ,ｒeset，shi，ｆen,ｍiａｏ，miａooｕt1，miaooｕｔ２,fenout1,fenout２，ｓhiｏut1,sｈiｏut2）;
inｐutｃlk,ｒeset,sｔop，ｓｈi,ｆen,miａo，daojishi;
ouｔｐｕt[6:
０]miａooｕt１,mｉａｏout2,feｎouｔ１,fｅｎout２，shiout1，shiｏut２;
wｉre[3：
０] miao1,mｉao2,ｆen1,fen2，sｈi1,sｈi2；
wiｒeclk＿1ｈz;
divider_1HＺdividｅr1hz（clk＿1hz，reset,clｋ）;
countｃｏunt1（ｄaoｊｉshi，shｉ,fen，miaｏ，sｔoｐ,mｉao1,ｍiao2，fｅn１，fｅn２,ｓhｉ1,ｓｈｉ2,ｒesｅt,clk＿1hz）;
decoｄｅ4＿7d0（miaｏout１,miao１）；
deｃodｅ4_7d1（miaoouｔ2,mｉao２）;
dｅｃoｄｅ4_７ ｄ2（ｆeｎｏuｔ1,ｆｅn1）；
decｏｄe４_７d3（feｎout2，ｆeｎ2）;
ｄeｃoｄe4_7d4（shioｕt1，ｓhi1）;
deｃode４＿7d５（sｈｉｏut２，ｓhi2）；
enｄmodｕle
输入输出端口类型功能表:
引脚名
类型
功能
daojishi
inｐut
秒表倒计时模式
stoｐ
ｉnｐuｔ
暂停按键
ｃlk
inｐut
晶振脉冲
resｅt
ｉnｐut
复位按键
sｈi
input
小时调节按键
ｆen
ｉｎｐｕt
分钟调节按键
miao
iｎｐut
秒调节按键
miaｏouｔ１
ouｔput
秒个位数码管输出
mｉaoｏｕt2
ｏutput
秒十位数码管输出
ｆeｎouｔ1
outpｕt
分个位数码管输出
fenout2
outｐｕt
分十位数码管输出
shｉout１
ｏｕtput
时个位数码管输出
shiｏut2
outpｕt
时十位数码管输出
三个子模块的原理和代码:
（1）分频模块:
分频模块的作用主要是要获得各种频率的时钟信号。
输入信号2７ＭHＺ的信号，要想获得１HZ的信号作为秒脉冲计时，则要对27MHZ信号分频。
通过计数的方式,当计数从0开始到1３9９9999时，1HZ信号取反一次，计数又从0开始，如此循环,就可以得到1HＺ脉冲信号。
对于其他信号也是如此，只是计数值不一样,得到的分频信号不同。
模块代码如下:
modulｅｄivider_1HZ（clk_１hz,ｒeｓet，cｌk）;
ｏuｔｐuｔｃlｋ_1hz;
inpuｔrｅset，clk；
reg clk_1hz；
reg［23:
0] cｏunt;
alwaｙs @（poｓedgeclk）
ｂegｉｎ
if（ｒeseｔ）
bｅgｉｎ
count<=０;
ｃlk_１ｈz<=０;
ｅnｄ
else
beｇｉn
ﻩif（ｃounｔ＝=1３499９99）
ﻩbegin
ﻩcount<=０;
ﻩﻩcｌk_1ｈｚ＜=~clｋ_１hｚ;
ﻩeｎd
ﻩelse
ﻩcount<=ｃounｔ＋１；//计数
ﻩﻩ
eｎd
end
eｎdmodｕlｅ
（2）译码显示模块：
一、数码管显示：
通过传入响应的十进制数，运用ｃaｓe语句转换输出相应的７位二进制显示码,送入数码管显示。
代码如下:
mｏdｕledeｃｏde4＿7（temｐ,ｉndec）;
oｕtput[6:
0] temｐ;
input[3:
0］indec;
reg[6:
0]ｔｅｍp;
ａlｗaｙs @（indec）
ｂegｉn
caｓｅ（ｉｎｄeｃ）//用case 语句进行译码
4'ｄ0:
ｔemp［6：
０]=7'b1００000０；
4'd１:
temp[６：
0]=7'b11１1０0１;
4'd2:
teｍp[６:
0]=7'b0１０0１0０；
４'d3:
teｍp[6：
０]=７＇ｂ0110０00；
4'd４：
temp[6:
0]=7'ｂ0０11001;
４'d5:
ｔemｐ[6:
0]=７'ｂ001001０;
４'d６：
tｅmp[6:
０]＝７'b0０000１０；
4'd7:
ｔｅmp［6:
０]=7'b11１1000;
４'ｄ8:
ｔeｍp［6：
0]=7'ｂ0００000０;
4'd9:
teｍp[６:
0］=７'b0０100０0;
defａult:
tｅmp＝7'bz;
endcaｓe
end
endmoｄule
（3）、计时器模块:
秒计数：
在1ＨＺ脉冲下进行秒计时，当计时达到59秒后，在下一个脉冲来临变0,并发出一个脉冲信号，可供下面分钟计数作为输入脉冲信号计时。
分钟计数:
在输入脉冲下，分钟开始计时，当计时达到59后,在下一个脉冲来临变0，并发出一个脉冲，供小时计数的输入脉冲新号。
小时计数:
脉冲信号来临时,计数加1，达到23后在下一个脉冲的作用下清零,从新计时。
如果有复位信号，则时分秒全部清零。
计时器模块还包含了设置时间 和秒表切换的功能
部分代码如下：
modulｅ coｕnt（daojiｓhi，sｈi,ｆｅn，mｉao,ｓtop,mｉａｏ1,miaｏ2,feｎ1,fen２，ｓhi１,shi2,reset，clk＿1hｚ）；
iｎｐutｒｅset,cｌk＿1hz,ｓｔｏｐ,daojiｓhi;
inputshi,fｅn，miao;
outpｕt mｉaｏ1，miaｏ2,feｎ1,ｆen2,ｓhi１,shi2;
reｇ[3:
0］ ｍiao1,miao2,ｆeｎ１,ｆeｎ２,shi１，shi2;
alｗays @（poseｄgeｃｌk_1hｚ）
bｅgiｎ
ｉf（reｓｅｔ）
begin
ｍｉａｏ1<=0;ｍｉao2<=０；fｅｎ1<=0;fen２<=0;ｓｈi1<=0;ｓhi2<=０;
enｄ
iｆ（ｓｔｏp==1）
bｅgiｎ ／/秒调节
iｆ（miaｏ＝=０）
beｇiｎ
miao1<=miao1+1;
ｉｆ（miａo1==9）
ｂｅgin
mｉao1＜＝０;
miaｏ2<＝miａo2+1；
if（miao2=＝5）
begｉn
ｍiaｏ2<=０;
end
eｎd
ｅnd
iｆ（ｆen==０）//分调节
begin
fｅn1<=fen1＋1;
iｆ（fen1==９）
ｂｅgin
feｎ1<=0;
feｎ2<=ｆｅｎ２+1;
if（fen2==5）
begｉn
fen2<=0;
enｄ
ｅnｄ
end
if（shi==0）/／时调节
begin
shi１＜＝ｓhｉ1+１;
iｆ（shi1=＝9|｜（（shi1=＝３）&&（sｈｉ2＝＝２）））
ｂegin
shi1＜＝0；
shi2＜=sｈｉ2+1;
if（shi２>=2）
begin
shi2＜=０;
end
enｄ
ｅnd
eｎd
if（（!
reset）&&（stop==0））
ｂegin
ｉｆ（ｄaojishi==０） //时钟程序
begin
ﻩ mｉao1<＝miao1+1;
iｆ（mｉao1==9）
ｂeｇin
ﻩ miａｏ1<＝0;
mｉao2<=mｉao２+1;
ｉf（mｉao2==5）
beｇin
miao２<＝0;
fen1<=ｆen1+１;
if（fen１==９）
ｂｅgin
fen1<=0;
ｆｅn2<=fen２+1;
if（feｎ２==５）
begin
ｆen２＜=0;
ｓhi1＜=shｉ１＋1;
iｆ（（sｈi1=＝9）||（（shｉ1=＝3）&&（ｓhｉ2==2）））
ｂｅgｉn
shｉ1<=0；
sｈi2<=shi2＋1;
iｆ（ｓhｉ2=＝2）
begin
shｉ2<＝0;
ｅnd
ｅｎd
end
eｎd
eｎｄ
end
ｅnd
ｅlｓe ／/倒计时程序
begin
ｉf（!
（（ｓhi1==0）＆&（shi2==0）&&（fｅn1==0）&&（ｆen2=＝０）&＆（ｍiａo2=＝0）＆&（ｍiaｏ1==０）））
begｉn
ｍiao1<=mｉａo１-１;
iｆ（mｉao1==0）
ｂegin
ﻩﻩmiao1<＝９;
miao２<=ｍiaｏ2－１；
if（mｉao2＝＝0）
begiｎ
miaｏ2<=5;
fen１<＝feｎ1－1;
iｆ（ｆen1=＝０）
begin
fen1<＝９;
fｅn2＜＝fｅn2-1;
ｉf（fen2==0）
beｇｉｎ
fen２<=5;
ｓhi1<=shi1－1;
if（shi1==0）
begin
sｈi１<=9;
ｓhi2<=sｈi2-１;
iｆ（shｉ２＝=0）
ｂeｇｉn
shｉ2<=０；
eｎｄ
eｎd
ｅｎｄ
ｅｎd
end
end
end
end
end
end
ｅndmｏdule
3.引脚排布:
如下所示：
引脚分布图
二、实验结果
（1）波形仿真
在Ｑuarｔｕs IＩ中利用仿真波形进行功能或时序仿真的基本步骤如下:
（1）创建新的矢量波形文件（*.vｗｆ）.
（２）添加输入、输出节点。
（3）编译输入节点的波形。
（4）完成矢量波形文件的创建之后,用户即可以对设计进行功能或时序仿真。
（5）仿真启动后，状态窗口会同时自动打开,在状态窗口中显示仿真进度及所用时间。
（6）默认情况下,仿真器报告窗口内在仿真过程中会显示仿真波形部分,其中还包括当前仿真器的设置信息和仿真信息等。
下面我们单独对三个子模块分别进行仿真并分析仿真结果:
（1）分频器模块仿真结果:
分频器仿真图
仿真分析:
我们取时钟信号的周期是２0ns,为了让仿真结果更明显,取每三个时钟周期让秒脉冲clｋ_１hz翻转一次，而不是13４9999翻转一次。
并且让reset复位信号在仿真的160ns－300ns有效。
结果如图所示,在每三个时钟信号出现时,秒脉冲都会翻转一次，在rｅｓｅt信号有效时，秒脉冲无输出，仿真结果符合预计要求。
（2）显示译码模块仿真结果：
数码管输出数字8仿真图
数码管输出数字8仿真图
仿真结果分析：
iｎdec是我们要输出的十进制数，temp是连接7段数码的7位二进制数,已知数码管为共阴极数码管。
我们设定indｅc为8，从图中可以看见ｔｅｍｐ［7：
0]都是0;所以7个数码管都会被点亮，就是显示８。
我们再设定ｉndｅc为1，可以预见１在数码管中应该是亮两个,如第二图所示只有tｅmｐ[1]和temp［2］是0，所以就是亮两个灯,显示1。
仿真结果符合设计要求。
（3）计时器模块仿真结果:
计数器计数仿真图
计数器复位测试仿真图
仿真结果：
miao1,miao2，fen１,ｆen2,shｉ１,shi2分别是秒分时的个位和十位,时钟脉冲clｋ＿１hz每一个上升沿，mｉａo1就加１，miao１再依次进位给更高的为。
如图所示，当miａo1计数到9的时候,miａo２加1，当miao2计数到5的时候，ｆｅｎ1加1，时钟计数功能实现,仿真符合设计要求。
图二是复位信号ｒeset的测试,当reseｔ为1有效时，累计的时间清零。
如图所以，当reｓeｔ=1时，miaｏ1,miａｏ２,feｎ１,fen2,shi1，sｈi2全部变0,仿真符合技术要求。
此模块还有设置时间和倒计时的功能，但是在波形仿真中不够直观,所以不做波形仿真。
（2）DＥ2开发板实现
将开发板插入电脑中,烧录进程序,进行各项功能测试,包括计时功能,时间调节功能，秒表功能,复位功能，暂停功能。
实验过程记录:
（1）烧录程序完成,DE2立刻开始从0秒计数,依次向分钟，小时进位，当时间为
23：
５9:
59时,下一秒全部跳0；时钟功能实现。
（2）复位功能测试：
swｉtcｈ0为复位信号按键,拨下该按键,时间清零,复位功能实现。
（3）暂停功能测试:
swiｔch1为暂停信号按键,拨下该按键，时间暂停，暂停功能实现。
（4）时间设置测试：
消抖按钮ｋeｙ０，kｅｙ1,ｋｅy2,分别是秒分时设置键。
按下暂停键，
计数停止,每按一下key０，秒加一;每按一下kｅy1,分加一；每按一下ｋeｙ2,小时加一。
时间设置完成，回拨暂停键,时钟从设置的时间开始计时。
时间设置功能实现。
（5）秒表倒计时功能测试：
switch２为倒计时信号按键，拨下该键后,时钟开始倒计时,倒计时功能实现。
测试完成，所有测试结果符合设计要求,完成veｒｉｌonｇ时钟设计。
四、总结与心得体会
在QuartusII开发环境下，采用自顶向下的设计方法有利于在早期发现结构设计中的错误,避免不必要的重复设计。
再结合基于ＦＰGA 的可编程实验板,轻轻松松就能实现各种电子产品的设计,现场观察实验测试结果。
大大缩短了产品的设计周期和调试周期，提高了设计的可靠性和成功率，充分体现了可编程逻辑器件在数字电路设计中的优越性。
在经过了四个星期的编写和仿真后，终于完成了设计要求，这次设计,我克服了很多关于设计问题方面的困难,特别是对veriｌog语法和规则的不熟悉导致很多困难,最后使我对QuarｔｕsＩＩ软件的使用有了更进一步的了解,同时也积累了一些经验。
很多时候我们想要的功能,写出来的代码，并不是正确的，需要不断的调试,要理论联系实际,这样才能更快的完成设计任务。
升级会员 