数字电子技术报告论文.docx

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数字电子技术报告论文

一、设计目的

1.巩固和加深学生对数字逻辑电路等课程基本知识的理解，综合运用课程中所学到的理论知识去独立完成一个实际课题。

2.根据课程需要，通过查阅手册和文献资料，培养学生独立分析和解决实际问题的能力。

3.通过电路方案的分析、论证和比较，设计调试和检测环节，掌握电路的分析方法和设计方法。

4.熟用常用电子元件的类型和特性，并掌握合理选用原则。

二、设计要求和设计指标

1.时钟显示功能，能够以十进制显示“时”、“分”、“秒”。

其中时为24进制，分秒为60进制。

2.其他功能：

设计一个电路实现时分秒校准功能,闹钟功能，可按设定的时间闹时,设计一个电路实现整点报时功能等。

在59分51秒、53秒、55秒、57秒输出750Hz音频信号，在59分59秒时输出1000Hz信号，音频持续1s，在1000Hz荧屏结束时刻为整点。

三、设计内容

数字电子钟由振荡器、分频器、计数器、译码器显示器和校时电路组成。

振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。

秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。

计数器的输出分别经译码器送显示器显示。

计时出现误差时,可以用校时电路校时、校分。

3.1数字钟电路工作原理

实验基本原理：

总设计图

由图1到图8所示的数字中系统组成框图按照信号的流向分级安装，逐级级联。

这里的每一级是指组成数字中的各个功能电路。

2、整个电路的组装及调试：

扩展电路检查均无连线错误并且显示正常后，将两个电路连为一个整体，接上+5V电源。

观察时钟是否显示正常；是否在上午7时59分发出闹时信号，持续时间一分钟；是否有四声低音分别发生在59分51秒、53秒、55秒及57秒，最后一声高音法正在59分59秒，它们持续时间均为1秒。

若不正常则检查电路各个部分，直到得到满意的结果。

我们圆满完成了这次的课程设计。

    数字钟的主体电路逻辑图

⏹3.1.1整体设计

设计框图

由上图的总体结构图可知，该设计大概可以分部分：

秒脉冲产生部分、计数部分、显示部分、校时部分。

在秒脉冲产生部分中，可以用振荡器或者555定时器予以实现，为了保证准确性，优先选用振荡器，但是由于个人技术问题，我们选用了555定时器来产生秒脉冲；在计数电路中，我们采用74ls90计数器.在3.1.2单元电路设计

（一）秒脉冲信号的设计

“秒脉冲信号发生器”的设计原理图

振荡器是数字钟的核心部分。

振荡器的稳定性及频率的精确度决定了数字钟计时的准确程度，一般来说555产生出来的秒脉冲不太稳定，但是由于某种原因，本实验采用555定时器。

其中要求R1为168K、R2为68K的电阻，C1为4.7F、C2为0.01F的电容，Vcc为+5V电源,GND接地。

振荡器是数字钟的核心部分。

振荡器的稳定性及频率的精确度决定了数字钟计时的准确程度，一般来说555产生出来的秒脉冲不太稳定，但是由于某种原因，本实验采用555定时器。

其中要求R1为168K、R2为68K的电阻C1为4.7F、C2为0.01F的电容，Vcc为+5V电源,GND接地。

555定时器的功能主要由两个比较器决定。

两个比较器的输出电压控制RS触发器和放电管的状态。

在电源与地之间加上电压，当5脚悬空时，则电压比较器A1的反相输入端的电压为2VCC/3，A2的同相输入端的电压为VCC/3。

若触发输入端TR的电压小于VCC/3，则比较器A2的输出为1，可使RS触发器置1，使输出端OUT=1。

如果阈值输入端TH的电压大于2VCC/3，同时T

R端的电压大于VCC/3，则A1的输出为1，A2的输出为0，可将RS触发器置0，使输出为0电平。

3、时钟电路的设计

（二）秒计数、译码/驱动及显示部分的设计

众所周知，秒、分、时分别为六十、六十、二十四进制（十二进制亦可）计数器那么“秒”和“分”计数器用两块十进制计数器级连来实现，它们的个位为十进制，十位为六进制，这样，符合人们通常计秒数的习惯。

“时”计数也用两个十进制集成块，只是做成二十四进制，上述计数器均可用反馈清零法来实现。

秒计数采用两个数码管、两个CD4511和一个CD4518来实现，将“秒”信号送入“秒”计数器，秒计数器采用60进制计数器，每累计60秒发出一个“分”脉冲信号，该信号将作为“分”计数器的时钟脉冲，进位脉冲最终用CD4081的一个与门来实现。

而CD4511芯片具有锁存\译码\驱动的功能，可以外接电阻驱动七段口LED数码管显示出来，以下即为秒计数器的设计原理图。

（三）分计数、译码/驱动及显示部分的设计

分计数和秒计数的原理差不多，也是采用两个数码管、两个CD4511和一个CD4518来实现，将“秒”计数器的进位脉冲送入“分”计数器，每累计60分发出一个“时”脉冲信号，该信号将作为“时”计数器的时钟脉冲，进位脉冲最终用CD4081的又一个与门来实现，同样是采用CD4511来驱动七位LED数码管显示出来，分计数器的设计原理图与秒计数器的设计原理图相同。

见附图中图②部分

（四）、时计数、译码/驱动及显示部分的设计

时计数和分计数的原理差不多，也是采用两个数码管、两个CD4511和一个CD4518来实现，将“分”计数器的进位脉冲送入“时”计数器，但是是计数器采用的是24进制、且不需要进位脉冲，同样是采用CD4511来驱动七位LED数码管显示出来，以下即为分计数器的设计原理图。

见附图中图③部分

其中秒、分、时计数器都用到芯片CD4511、CD4518、CD4081和数码管，下面就针对秒、分、时的设计原理来介绍这些芯片的引脚及功能。

数码管是数字钟的显示部分，由七段LED和一个点构成，其引脚图如下

②CD4511是BCD锁存/7段译码器/驱动器，常用的显示译码器件，MAX7219和他功能差不多。

CD4511引脚功能：

BI：

4脚是消隐输入控制端，当BI=0时，不管其它输入端状态是怎么样的，七段数码管都会处于消隐也就是不显示的状态。

LE：

锁定控制端，当LE=0时，允许译码输出。

LE=1时译码器是锁定保持状态，译码器输出被保持在LE=0时的数值。

LT：

3脚是测试信号的输入端，当BI=1，LT=0时，译码输出全为1，不管输入DCBA状态如何，七段均发亮全部显示。

它主要用来检测数7段码管是否有物理损坏。

A1、A2、A3、A4、为8421BCD码输入端。

a、b、c、d、e、f、g：

为译码输出端，输出为高电平1有效。

③CD4518是十进制双BCD同步加法计数器，内含两个单元的加计数器，下图为CD4518的引脚图及功能表。

CD4518/CC4518是二、十进制（8421编码）同步加计数器，内含两个单元的加计数器，其功能表如真值表所示。

每单个单元有两个时钟输入端CLK和EN，可用时钟脉冲的上升沿或下降沿触发。

由表可知，若用ENABLE信号下降沿触发，触发信号由EN端输入，CLK端置“0”；若用CL℃K信号上升沿触发，触发信号由CL℃K端输入，ENABLE端置“1”。

RESET端是清零端，RESET端置“1”时，计数器各端输出端Q1～Q4均为“0”，只有RESET端置“0”时，CD4518才开始计数。

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CD4518采用并行进位方式，只要输入一个时钟脉冲，计数单元Q1翻转一次；当Q1为1，Q4为0时，每输入一个时钟脉冲，计数单元Q2翻转一次；当Q1=Q2=1时，每输入一个时钟脉冲Q3翻转一次；当Q1=Q2=Q3=1或Q1=Q4=1时，每输入一个时钟脉冲Q4翻转一次。

这样从初始状态（“0”态）开始计数，每输入10个时钟脉冲，计数单元便自动恢复到“0”态。

若将第一个加计数器的输出端Q4A作为第二个加计数器的输入端ENB的时钟脉冲信号，便可组成两位8421编码计数器，依次下去可以进行多位串行计数。

4、校时控制电路的设计

分时校准电路的原理是一样的。

均是采用瓷片电容103和与门电路用开关来实现的。

平常计时状态下，开关处于断开状态，当需要校时时，按下开关，1、2是低电平，3引脚输出高电平，此时8引脚送入时钟脉冲，则10输出低电平，那么4输出一定是高电平，而且这个高电平被送入CD4518的1号时钟引脚，此时“分”必定加1，同理，若连续按下开关则“分”就会连续加1，即完成分校时。

时校时电路的原理和分校时是一样的，不多做解释。

5、数码管显示电路的设计

用CD4511和CD4518配合数码管组成一个一位计数显示电路，如下图所示：

若要多位计数，只需将计数器级联，LED数码管即可。

所谓共阴LED数码管是指7段LED的阴极是连在一起的，在应用中应接地。

限流电阻要根据电源电压来选取，电源电压5V时可使用300Ω的限流电阻。

3.2仿真结果与分析

数字电子钟的逻辑框图如图9所示。

它由555集成芯片构成的振荡电路、分频器、计数器、显示器和校时电路组成。

555集成芯片构成的振荡电路产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器，计数结果通过“时”、“分”、“秒”译码器显示时间。

每当数字钟计时快要到整点时发出声响，通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻为整点时刻。

设4声低音（约500Hz）分别发生在59分51秒、53秒、55秒及57秒，最后一声高音（约1KHz）发生在59分59秒，它们的持续时间均为1秒。

根据以上设定可得到电台正点报时时的分十位状态Q2M2Q0M2=11（0101），分个位的状态为Q3M1Q0M1=11（1001），秒十位状态为Q2S2Q0S2=11（0101），秒个位的状态为Q0S1=1（1、3、5、7、9）。

而发低音还是高音只与秒个位有关，根据设定可列表如表1所示：

由表中的状态可总结出如下结论：

秒个位的第三位Q3S1可用来作为鸣低音或高音的控制信号，即

Q3s1=0时，输入500Hz的低频信号至音响电路

Q3S1=1时，输入1kHz的高频信号至音响电路。

四、本设计改进建议

（1）七段显示器与七段译码器的测量

把显示器与CC4511相连，第一次接时，数码管完全没有显示数字，检查后发现是数码管未接地而造成的，接地后发现还是无法正确显示数字，用万用表检测后，发现是因芯片引脚有些接触不良而造成的，所以确认芯片是否接触良好是非常重要的一件事。

（2）时间计数电路的连接与测试

六进制、十进制都没有什么大的问题，只是芯片引脚的老问题，只要重新插过芯片就可以解决了。

但在六十进制时，按图接线后发现，显示器上的数字总是100进制的，而不是六十进制，检测后发现无论是线路的连通还是芯片的接触都没有问题。

最后，在重对连线时发现是线路接错引脚造成的，改过之后，显示就正常了。

（3）校正电路

因上面程因引脚接错而造成错误，所以校正电路是完全按照仿真图所连的，在测试时，开始进行时校时时，没有出现问题，但当进行到分校时时，发现计数电路的秒电路开始乱跳出错。

因此，电路一定是有地方出错了，在反复对照后，发现是因为在接入校正电路时忘了把秒十位和分个位之间的连线拿掉而造成的。

五、总结

最终设计出的数字钟电路经过测试，具备了正常走时、校时、闹钟、整点报时、闹钟和整点，报时的开关。

各项功能都可以由拨码开关及按键开关进行调整，并实现硬件共用。

各个功能之间也没有冲突和影响，特别是对于闹钟的走时不会造成任何干扰，最大限度保证了其走时的精确度。

因此，可以说这个多功能数字钟的最终成果是令人满意的。

六、主要参考文献

[1]康华光主编.电子技术基础-数字部分（第五版）.高等教育出版社,2006

[2]数字电子技术《实验指导书》

[3]杨素行主编.模拟电子技术简明教程（第三版）.高等教育出版社，2005

[4]谢自美主编.电子线路设计、实验、测试.华中理工大学出版社,2000

七、附录