EDA实训报告doc.docx
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EDA实训报告doc
设计报告
课程名称在系统编程技术
任课教师查长军
设计题目电子钟
班级11通信1班
姓名郭丽丽
学号1105021006
日期2014-6-25
目录
一、题目分析1
1、总体方框图：
1
2、设计指标：
1
3、功能要求：
1
二、选择方案2
三、细化框图2
四、编写应用程序并仿真3
1、秒计数器3
2、分钟计数器3
3、时钟计数器4
4、整点报时模块4
五、全系统联调，画出整机电路，波形图等5
1、数字时钟系统总原理图5
2、数字时钟系统波形图仿真6
六、硬件测试及说明。
6
1、各部分引脚图6
七、结论7
1、实验调试结果分析7
八、课程总结7
九、参考文献目录7
十、附录（源程序）8
1、小时计数器VHDL语言源程序（底层文件）8
2、分钟计数器VHDL语言源程序（底层文件）8
3、秒钟计数器VHDL语言源程序（底层文件）9
4、整点报时报警模块VHDL语言源程序（底层文件）10
秒计时模块
一、题目分析
1、总体方框图：
分计时模块
整点报时模块
数字时钟
时计时模块
2、设计指标：
（1）时间以24小时为一个周期；
（2）显示时、分、秒；
（3）有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；
（4）计时过程具有报时功能，当时间到达整点进行蜂鸣报时并延时2秒。
3、功能要求：
1．时钟计数：
完成时、分、秒的正确计时并且显示所计的数字；对秒、分60进制计数，即从0到59循环计数，对时24进制计数，即从0到23循环计数。
2.时间设置：
手动调节分钟（setfen）、小时（setshi），高定平时有效，可以对分、时进行进位调节，低电平时正常计数。
这样可以对所设计的时钟的时间任意调。
3.清零功能：
reset为复位端，低电平时实现清零功能，高电平时正常计数。
这样可以对所设计的时钟的时间进行清零处理。
4.整点报时功能：
当分由59进位时，会在整点报时输出端输出高电平，此信号可以通过LED点亮检验。
二、选择方案
要求：
根据总体方框图及各部分分配的技术指标（或功能）找出可实现的不同方案。
从可能性、繁简程度、可靠性、通用性等方面进行分析，有理有据选定方案。
由总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。
采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。
显示：
小时采用24进制，而分钟均是采用6进制和10进制的组合。
三、细化框图
根据选定的方案，以自顶向下的方法实现此方案的细化框图，确定功能模块、控制模块等。
四、编写应用程序并仿真
1、秒计数器
各引脚含义：
Clk：
计时时钟信号
Reset：
异步清零信号
Setmin：
分钟设置信号
Enmin：
使能输出信号
Daout[6:
0]：
BCD码输出
仿真波形图：
波形分析：
利用60进制计数器完成00到59的循环计数功能，当秒计数至59时，再来一个时钟脉冲则产生进位输出，即enmin=1；reset作为复位信号低电平有效，即高电平时正常循环计数，低电平清零。
因为这种60进制的VHDL语言是很好写的，它并不复杂，再说我们必须要学会这些基本的硬件语言的描写。
2、分钟计数器
各引脚含义：
Clk、clk1：
计时时钟信号
Reset：
异步清零信号
Sethour：
小时设置信号
Enmin：
使能输出信号
Daout[6:
0]：
BCD码输出
仿真波形图:
波形分析:
小时计数模块利用24进制计数器，通过分钟的进位信号的输入可实现从00到23的循环计数。
3、时钟计数器
各引脚含义：
Clk：
计时时钟信号
Reset：
异步清零信号
Daout[6:
0]：
BCD码输出
仿真波形图:
波形分析:
小时计数模块利用24进制计数器，通过分钟的进位信号的输入可实现从00到23的循环计数。
4、整点报时模块
在时钟整点的时候产生扬声器驱动信号。
由时钟计时模块中分钟的进行信号进行控制。
当contr_en为高电平时，将输入信号clk送到输出端speak用于驱动扬声器，同时在clk的控制下，输出端lamp[2..0]进行循环移位。
输出控制模块有扬声器控制器子模块组成。
仿真波形图:
波形分析:
由图知对于整点报时模块，当分钟计数至59时来一个时钟脉冲则产生一个进位信号，分钟计数到00，此时产生报警信号持续一分钟。
当有时钟脉冲时lamp显示灯就闪烁轮续点亮。
五、全系统联调，画出整机电路，波形图等
1、数字时钟系统总原理图
2、数字时钟系统波形图仿真
6、硬件测试及说明。
硬件测试部分开始测试电路的用途了，测试之前需要引脚锁定，锁定好引脚之后还需要再编译一次，编译成功之后就可以编程下载了，下载之前需要选择目标器件，这样就可以将编译好的SOF文件下载到实验系统的FPGA中了。
1、各部分引脚图
7、结论
1、实验调试结果分析
实验箱使用模式7，键8为复位按键，键8为1时正常工作。
键4设置小时，键7设置分钟。
下载成功后，按下键8，及使六个LED复位清零，显示数秒的自动计时，可以通过4键设置小时数，7键设置分钟数。
当秒数满60则进一位，分钟数满60进一位，当显示为23:
59:
59时，秒数在加一则显示00:
00:
00，之后从新计时。
八、课程总结
相比别的课程的课程设计，我觉得这门课我画的时间比较多，当然也学到了许多东西，对于以前从来没做过的东西，甚至想都没想过，这次做出来了，虽然并不是我自己的劳动成果，但是通过他人的经验教训让我学到了许多。
老师的教学方式也非常喜欢，通过老师的提问发现自身的不足，及时发现问题，及时改正，对于不明白的地方，通过与同学们的相互交流与讨论也弄明白了。
通过这次课程设计，我进一步加深了对在系统编程技术的了解。
并进一步熟练了对QuartusII软件的操作。
EDA这门课程再也不像学习理论般那么空洞，有了更加贴切的了解及运用。
以前我们学的都是一些理论知识。
这一次的实习正如老师所讲，没有多少东西要我们去想，更多的是要我们去做，好多东西看起来十分简单，看着电路图都懂，但没有亲自去操作，就不会懂得理论与实践是有很大区别的。
看一个东西简单，但在实际操作中就是有许多要注意的地方，有些东西也与你的想象不一样，我们这次的实验就是要我们跨过这道实际和理论之间的鸿沟。
不过，我坚信自己的是有一定能力的。
以前我们光只注意一些理论知识，并没有专门的练习我们的实际动手能力。
九、参考文献目录
1.潘松，黄继业.EDA技术实用教程.北京：
科学出版社，2013
2.周泽华，谭敏.在系统编程技术实验指导书，2014
3.周立功.EDA实验与实践.北京：
北京航空航天大学出版社，2009
10、附录（源程序）
1、小时计数器VHDL语言源程序（底层文件）
LIBRARYIEEE;
useIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYhourIS
PORT（clk,reset:
INSTD_LOGIC;
daout:
outSTD_LOGIC_VECTOR（5DOWNTO0））;
ENDENTITYhour;
ARCHITECTUREfunOFhourIS
SIGNALcount:
STD_LOGIC_VECTOR（5DOWNTO0）;
BEGIN
daout<=count;
PROCESS（clk,reset）
BEGIN
IF（reset='0'）THENcount<="000000";——若reset=0，则异步清零
ELSIF（clk'eventandclk='1'）THEN——否则，若clk上升沿到
IF（count（3DOWNTO0）="1001"）THEN——若个位计时恰好到“1001”即9
IF（count<16#23#）THEN——23进制
count<=count+7;——若到23D则
else
count<="000000";——复0
ENDIF;
ELSIF（count<16#23#）THEN——若未到23D，则count进1
count<=count+1;
ELSE——否则清零
count<="000000";
ENDIF;——ENDIF（count（3DOWNTO0）=“1001”）
ENDIF;——ENDIF（reset=‘0’）
ENDPROCESS;
ENDfun;
2、分钟计数器VHDL语言源程序（底层文件）
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYminuteIS
PORT（clk,clk1,reset,sethour:
INSTD_LOGIC;
enhour:
OUTSTD_LOGIC;
daout:
OUTSTD_LOGIC_VECTOR（6DOWNTO0））;
ENDENTITYminute;
ARCHITECTUREfunOFminuteIS
SIGNALcount:
STD_LOGIC_VECTOR（6DOWNTO0）;
SIGNALenhour_1,enhour_2:
STD_LOGIC;——enmin_1为59分时的进位信号
BEGIN——enmin_2由clk调制后的手动调时脉冲信号串
daout<=count;
enhour_2<=（sethourandclk1）;——sethour为手动调时控制信号，高电平有效
enhour<=（enhour_1orenhour_2）;
PROCESS（clk,reset,sethour）
BEGIN
IF（reset='0'）THEN——若reset为0，则异步清零
count<="0000000";
ELSIF（clk'eventandclk='1'）THEN——否则，若clk上升沿到
IF（count（3DOWNTO0）="1001"）THEN——若个位计时恰好到“1001”即9
IF（count<16#60#）THEN——又若count小于16#60#，即60
IF（count="1011001"）THEN——又若已到59D
enhour_1<='1';——则置进位为1
count<="0000000";——count复0
ELSE
count<=count+7;——若count未到59D，则加7，即作“加6校正”
ENDIF;——使前面的16#60#的个位转变为8421BCD的容量
ELSE
count<="0000000";——count复0（有此句，则对无效状态电路可自启动）
ENDIF;——ENDIF（count<16#60#）
ELSIF（count<16#60#）THEN
count<=count+1;——若count<16#60#则count加1
enhour_1<='0'after100ns;——没有发生进位
ELSE
count<="0000000";——否则，若count不小于16#60#count复0
ENDIF;——ENDIF（count（3DOWNTO0）=“1001”）
ENDIF;——ENDIF（reset=‘0’）
ENDprocess;
ENDfun;
3、秒钟计数器VHDL语言源程序（底层文件）
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYsecondIS
PORT（clk,reset,setmin:
STD_LOGIC;
enmin:
OUTSTD_LOGIC;
daout:
OUTSTD_LOGIC_VECTOR（6DOWNTO0））;
ENDENTITYsecond;
ARCHITECTUREfunOFsecondIS
SIGNALcount:
STD_LOGIC_VECTOR（6DOWNTO0）;
SIGNALenmin_1,enmin_2:
STD_LOGIC;——enmin_1为59秒时的进位信号
BEGIN——enmin_2由clk调制后的手动调分脉冲信号串
daout<=count;
enmin_2<=（setminandclk）;——setmin为手动调分控制信号，高电平有效
enmin<=（enmin_1orenmin_2）;——enmin为向分进位信号
PROCESS（clk,reset,setmin）
BEGIN
IF（reset='0'）THENcount<="0000000";——若reset为0，则异步清零
ELSIF（clk'eventandclk='1'）then——否则，若clk上升沿到
IF（count（3downto0）="1001"）then——若个位计时恰好到“1001”即9
IF（count<16#60#）then——又若count小于16#60#,即60H
IF（count="1011001"）then——又若已到59D
enmin_1<='1';count<="0000000";——则置进位为1及count复0
ELSE——未到59D
count<=count+7;——则加7，而+7=+1+6，即作“加6校正”
ENDIF;
ELSE——若count不小于16#60#（即count等于或大于16#60#）
count<="0000000";——count复0
ENDIF;——ENDIF（count<16#60#）
ELSIF（count<16#60#）then——若个位计数未到“1001”则转此句再判
count<=count+1;——若count<16#60#则count加1
enmin_1<='0'after100ns;——没有发生进位
ELSE——否则，若count不小于16#60#
count<="0000000";——则count复0
ENDIF;——ENDIF（count（3DOWNTO0）=“1001”）
ENDIF;——ENDIF（reset=‘0’）
ENDROCESS;
ENDfun;
4、整点报时报警模块VHDL语言源程序（底层文件）
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYalertIS
PORT（clk:
INSTD_LOGIC;
dain:
INSTD_LOGIC_VECTOR（6DOWNTO0）;
speak:
OUTSTD_LOGIC;
lamp:
OUTSTD_LOGIC_VECTOR（2DOWNTO0））;
ENDalert;
ARCHITECTUREfunOFalertIS
SIGNALcount:
STD_LOGIC_VECTOR（1DOWNTO0）;
SIGNALcount1:
STD_LOGIC_VECTOR（1DOWNTO0）;
BEGIN
speaker:
PROCESS（clk）
BEGIN
speak<=count1
（1）;
IF（clk'eventandclk='1'）THEN
IF（dain="0000000"）THEN
IF（count1>="10"）THEN
count1<="00";——count1为三进制加法计数器
ELSE
count1<=count1+1;
ENDIF;
ENDIF;
ENDIF;
ENDPROCESSspeaker;
lamper:
PROCESS（clk）
BEGIN
IF（rising_edge（clk））THEN
IF（count<="10"）THEN
IF（count="00"）THEN
lamp<="001";——循环点亮三只灯
ELSIF（count="01"）THEN
lamp<="010";
ELSIF（count="10"）THEN
lamp<="100";
ENDIF;
count<=count+1;
ELSE
count<="00";
ENDIF;
ENDIF;
ENDPROCESSlamper;
ENDfun;
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