镜像加法器电路与版图设计解剖.docx
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镜像加法器电路与版图设计解剖
成绩评定表
学生姓名
班级学号
专业
课程设计题目
；
评
语
组长签字：
成绩
日期
年月日
课程设计任务书
学院
学生姓名
课程设计题目
镜像加法器电路与版图设计
实践教学要求与任务:
1.用tanner软件中的S-Edit编辑镜像加法器和D触发器电路原理图。
2.用tanner软件中的TSpice对镜像加法器和D触发器电路进行仿真并观察波形。
3.用tanner软件中的L-Edit绘制镜像加法器和D触发器版图，并进行DRC验证。
4.用tanner软件中的TSpice对版图电路进行仿真并观察波形。
5.用tanner软件中的layout-Edit对电路网表进行LVS检验观察原理图与版图的匹配程度。
工作计划与进度安排:
第一周
周一：
教师布置课设任务，学生收集资料，做方案设计。
周二：
熟悉软件操作方法。
周三~四：
画电路图
周五：
电路仿真。
第二周
周一~二：
画版图。
周三：
版图仿真。
周四：
验证。
周五：
写报告书，验收。
指导教师：
201年月日
专业负责人：
201年月日
学院教学副院长：
201年月日
1.绪论1
1.1设计背景1
1.2设计目标1
2.电路设计2
2.1镜像加法器2
2.1.1镜像加法器的电路结构2
2.1.2镜像加法器电路仿真3
2.1.3镜像加法器的版图绘制4
2.1.4镜像加法器的版图电路仿真5
2.1.5版图与电路图LVS匹配验证6
2.2D触发器7
2.2.1D触发器的电路结构7
2.2.2D触发器电路仿真8
2.2.3D触发器的版图绘制9
2.2.4D触发器的版图电路仿真10
2.2.5版图与电路图LVS匹配验证11
总结13
参考文献14
附录A：
镜像加法器原理图网表与版图网表15
附录B：
D触发器电路图网表与版图网表20
1.绪论
1.1设计背景
Tanner集成电路设计软件是由TannerResearch公司开发的基于Windows平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。
L-EditPro是TannerEDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-EditPro包含IC设计编辑器（LayoutEditor）、自动布线系统（StandardCellPlace&Route）、线上设计规则检查器（DRC）、组件特性提取器（DeviceExtractor）、设计布局与电路netlist的比较器（LVS）、CMOSLibrary、MarcoLibrary，这些模块组成了一个完整的IC设计与验证解决方案。
L-EditPro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1.2设计目标
1.用tanner软件中的S-Edit编辑镜像加法器和D触发器电路原理图。
2.用tanner软件中的TSpice对镜像加法器和D触发器电路进行仿真并观察波形。
3.用tanner软件中的L-Edit绘制镜像加法器和D触发器版图，并进行DRC验证。
4.用tanner软件中的TSpice对版图电路进行仿真并观察波形。
5.用tanner软件中的layout-Edit对电路网表进行LVS检验观察原理图与版图的匹配程度。
2.电路设计
2.1镜像加法器
2.1.1镜像加法器的电路结构
镜像加法器是一个经过改进的加法器电路，首先，它取消了进位反相门；其次，门的PUN和PDN网络不再是对偶的，而是巧妙地实现了进位传播/产生/取消功能——当D（D=~（A+B））或者G（G=AB）为高时，￣C0分别被置为VDD或GND。
当满足进位传播条件时（即P=A⊕B为1），输入位以反相的形式传播到￣C0，这一结构的全加器单元仅需要24个晶体管，使面积和延时都有相当程度的减少。
其真值表如下表2.1所示：
表2.1镜像加法器真值表
ABCi
!
C
!
S
000
001
010
011
100
101
110
111
1
1
1
0
1
0
0
0
1
0
0
1
0
1
1
0
镜像加法器原理图如图2.1所示（注意，输出为!
C与!
S）：
图2.1镜像加法器的原理图
2.1.2镜像加法器电路仿真
使用TSpice对原理图进行仿真。
首先，生成电路网表，如图2.2。
图2.2生成原理图电路网表
给触发器的输入端A、B、Ci分别加入激励信号。
仿真中高电平为Vdd=5V，低电平为Gnd，并添加输入上生下降时间为10ns。
进行仿真，输出波形。
波形图如下图2.3。
图2.3镜像加法器电路输入输出波形图
2.1.3镜像加法器的版图绘制
用L-Edit版图绘制软件对镜像加法器电路进行版图绘制，版图结果如图2.4。
图2.4带复位端的D触发器电路版图
进行DRC检测，检测是否满足设计规则。
如图2.5。
图2.5DRC验证结果
2.1.4镜像加法器的版图电路仿真
同原理图仿真相同，首先生成电路网表。
如图2.6。
图2.6生成版图电路网表
添加激励，观察输入输出波形，波形如图2.7。
图2.7镜像加法器电路版图输入输出波形图
镜像加法器电路的版图仿真波形与原理图的仿真波形，基本一致，并且符合输入输出的逻辑关系，电路的逻辑设计正确无误。
2.1.5版图与电路图LVS匹配验证
对镜像加法器的电路与其版图进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查镜像加法器原理图与版图的匹配程度。
首先导入网表，如下图所示：
图2.8导入网表
输出结果如图2.9。
图2.9电路LVS检查匹配图
网表匹配，设计无误。
2.2D触发器
2.2.1D触发器的电路结构
本次设计采用主从结构构造一个正边沿出发的D触发器，它由一个负锁存器（主级）串联一个正锁存器（从级）构成。
当时钟处于低电平时（!
clk=1），主级采样输入，从级处于维持状态，即数据锁存状态；当时钟上升到高电平时，主级停止采样输入并进入维持状态，从级将主级采样的输入复制到输出Q上。
使用tanner软件中的原理图编辑器S-Edit编辑D触发器电路原理图。
原理图如图2.10所示：
图2.10D触发器原理图
2.2.2D触发器电路仿真
使用TSpice对原理图进行仿真。
首先，生成电路网表，如图2.11。
图2.11生成原理图电路网表
然后给触发器的输入端加入clk激励信号，信号D端加入信号。
仿真中高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间。
进行仿真，输出波形。
波形图如下图2.12。
图2.12D触发器的电路仿真波形
2.2.3D触发器的版图绘制
用L-Edit版图绘制软件对带复位端D触发器电路进行版图绘制，版图结果如图2.13。
图2.13D触发器版图
对版图进行DRC验证。
图2.14D触发器版图的DRC验证
2.2.4D触发器的版图电路仿真
同原理图仿真相同，首先生成电路网表。
如图2.15。
图2.15版图生成网表
添加激励、电源和地，同时观察输入输出波形，波形如图2.16。
图2.16D触发器版图输入输出波形
2.2.5版图与电路图LVS匹配验证
对D触发器的版图与电路图进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查D触发器电路原理图与版图的匹配程度。
首先导入网表，如图2.17所示。
然后进行匹配验证，结果如图2.18所示。
图2.17导入D触发器版图与电路图的网表
图2.18电路LVS检查匹配图
网表匹配，设计无误
总结
通过两周的课程设计学习，综合运用所学的知识完成了设计任务。
使我更进一步熟悉了专业知识，并深入掌握仿真方法和工具、同时为毕业设计打基础的实践环节。
进一步熟悉设计中使用的主流工具，学习了良好的技术文档撰写方法；了解后端设计；加深综合对所学课程基础知识和基本理论的理解好掌握，培养了综合运用所学知识，独立分析和解决工程技术问题的能力；培养了在理论计算、制图、运用标准和规范、查阅设计手册与资料以及应用工具等方面的能力，逐步树立正确的设计思想。
通过对典型IC集成电路的原理图和版图的绘制及仿真，对模拟电路的工作原理有了进一步的了解。
再借助tanner软件模拟电路的原理图绘制及其版图生成，熟悉了tanner在此方面的应用，增强了计算机辅助电路模拟与设计的信心。
参考文献
[1]钟文耀,郑美珠.CMOS电路模拟与设计—基于tanner.全华科技图书股份有限公司印行,2006.
[2]刘刚等著.微电子器件与IC设计基础.第二版.科学出版社,2009.
[3]张志刚等著.模拟电路版图的艺术.科学出版社，2009
附录A：
镜像加法器原理图网表与版图网表
A.1镜像加法器原理图网表
*SPICEnetlistwrittenbyS-EditWin327.03
*WrittenonJun5,2013at06:
28:
08
.include"C:
\Users\Administrator\Desktop\tanner\TSpice70\models\ml2_125.md"
VddVddGnd5
VAAGndPULSE（05010n10n100n200n）
VBBGndPULSE（5050n10n10n100n200n）
VCiCiGndPULSE（0520n10n10n100n200n）
.tran/op1n800nmethod=bdf
.printtranv（!
S）v（!
C）v（A）v（B）v（Ci）
*Waveformprobingcommands
.probe
.optionsprobefilename="C:
\Users\Administrator\Desktop\tanner\S-Edit\library\add.dat"
+probesdbfile="C:
\Users\Administrator\Desktop\tanner\S-Edit\HANFENG\add.sdb"
+probetopmodule="add"
*Maincircuit:
add
M1N19AGndGndNMOSL=2uW=8uAD=66pPD=24uAS=66pPS=24u
M2!
CAN4GndNMOSL=2uW=8uAD=66pPD=24uAS=66pPS=24u
M3N4BGndGndNMOSL=2uW=8uAD=66pPD=24uAS=66pPS=24u
M4N18BGndGndNMOSL=2uW=8uAD=66pPD=24uAS=66pPS=24u
M5!
CCiN18GndNMOSL=2uW=8uAD=66pPD=24uAS=66pPS=24u
M6N18AGndGndNMOSL=2uW=8uAD=66pPD=24uAS=66pPS=24u
M7N19BGndGndNMOSL=2uW=8uAD=66pPD=24uAS=66pPS=24u
M8N19CiGndGndNMOSL=2uW=8uAD=66pPD=24uAS=66pPS=24u
M9N12BGndGndNMOSL=2uW=8uAD=66pPD=24uAS=66pPS=24u
M10!
S!
CN19GndNMOSL=2uW=8uAD=66pPD=24uAS=66pPS=24u
M11!
SCiN13GndNMOSL=2uW=8uAD=66pPD=24uAS=66pPS=24u
M12N13AN12GndNMOSL=2uW=8uAD=66pPD=24uAS=66pPS=24u
M13N17BVddVddPMOSL=2uW=16uAD=66pPD=24uAS=66pPS=24u
M14N3BVddVddPMOSL=2uW=16uAD=66pPD=24uAS=66pPS=24u
M15N17AVddVddPMOSL=2uW=16uAD=66pPD=24uAS=66pPS=24u
M16!
CAN3VddPMOSL=2uW=16uAD=66pPD=24uAS=66pPS=24u
M17!
CCiN17VddPMOSL=2uW=16uAD=66pPD=24uAS=66pPS=24u
M18!
S!
CN16VddPMOSL=2uW=16uAD=66pPD=24uAS=66pPS=24u
M19N16BVddVddPMOSL=2uW=16uAD=66pPD=24uAS=66pPS=24u
M20N16CiVddVddPMOSL=2uW=16uAD=66pPD=24uAS=66pPS=24u
M21N16AVddVddPMOSL=2uW=16uAD=66pPD=24uAS=66pPS=24u
M22N14AN15VddPMOSL=2uW=16uAD=66pPD=24uAS=66pPS=24u
M23N15BVddVddPMOSL=2uW=16uAD=66pPD=24uAS=66pPS=24u
M24!
SCiN14VddPMOSL=2uW=16uAD=66pPD=24uAS=66pPS=24u
*Endofmaincircuit:
add
A.2镜像加法器版图网表
*CircuitExtractedbyTannerResearch'sL-EditVersion9.00/ExtractVersion9.00;
*TDBFile:
C:
\Users\Administrator\Desktop\tanner\LEdit90\HANFENG\add!
!
!
.tdb
*Cell:
addVersion1.33
*ExtractDefinitionFile:
..\Samples\SPR\example1\lights.ext
*ExtractDateandTime:
06/09/2013-09:
34
.includeC:
\Users\Administrator\Desktop\tanner\TSpice70\models\ml2_125.md
VddVddGnd5
VAAGndPULSE（05010n10n100n200n）
VBBGndPULSE（5050n10n10n100n200n）
VCiCiGndPULSE（0520n10n10n100n200n）
.tran/op1n800nmethod=bdf
.printtranv（!
S）v（!
C）v（A）v（B）v（Ci）
*Waveformprobingcommands
.probe
*Warning:
LayerswithUnassignedAREACapacitance.
*
*
*
*
*
*
*Warning:
LayerswithUnassignedFRINGECapacitance.
*
*
*
*
*
*
*
*
*Warning:
LayerswithZeroResistance.
*
*
*
*
*NODENAMEALIASES
*1=!
S（147.5,15.5）
*8=Ci（-30.5,-11）
*9=B（-20.5,-9）
*10=A（-9.5,-4.5）
*11=GND（73.5,-37）
*12=VDD（26,50.5）
*13=!
C（38.5,16）
M1!
SCi7VDDPMOSL=2uW=16u
*M1DRAINGATESOURCEBULK（134.526136.542）
M2VDDCi3VDDPMOSL=2uW=16u
*M2DRAINGATESOURCEBULK（92279443）
M36BVDDVDDPMOSL=2uW=16u
*M3DRAINGATESOURCEBULK（1232612542）
M43BVDDVDDPMOSL=2uW=16u
*M4DRAINGATESOURCEBULK（82278443）
M5VDDA3VDDPMOSL=2uW=16u
*M5DRAINGATESOURCEBULK（72277443）
M67A6VDDPMOSL=2uW=16u
*M6DRAINGATESOURCEBULK（1292613142）
M73!
C!
SVDDPMOSL=2uW=16u
*M7DRAINGATESOURCEBULK（62276443）
M8!
SCi5GNDNMOSL=2uW=8u
*M8DRAINGATESOURCEBULK（134.52.5136.510.5）
M9GNDCi2GNDNMOSL=2uW=8u
*M9DRAINGATESOURCEBULK（92-0.5947.5）
M104BGNDGNDNMOSL=2uW=8u
*M10DRAINGATESOURCEBULK（1232.512510.5）
M112BGNDGNDNMOSL=2uW=8u
*M11DRAINGATESOURCEBULK（82-0.5847.5）
M12GNDA2GNDNMOSL=2uW=8u
*M12DRAINGATESOURCEBULK（72-0.5747.5）
M135A4GNDNMOSL=2uW=8u
*M13DRAINGATESOURCEBULK（1292.513110.5）
M142!
C!
SGNDNMOSL=2uW=8u
*M14DRAINGATESOURCEBULK（62-0.5647.5）
M1514Ci!
CVDDPMOSL=2uW=16u
*M15DRAINGATESOURCEBULK（-30.527-28.543）
M16VDDB17VDDPMOSL=2uW=16u
*M16DRAINGATESOURCEBULK（23272543）
M17VDDB14VDDPMOSL=2uW=16u
*M17DRAINGATESOURCEBULK（-20.527-18.543）
M1817A!
CVDDPMOSL=2uW=16u
*M18DRAINGATESOURCEBULK（16.52718.543）
M1914AVDDVDDPMOSL=2uW=16u
*M19DRAINGATESOURCEBULK（-9.527-7.543）
M2015Ci!
CGNDNMOSL=2uW=8u
*M20DRAINGATESOURCEBULK（-30.50.5-28.58.5）
M21GNDB16GNDNMOSL=2uW=8u
*M21DRAINGATESOURCEBULK（230.5258.5）
M22GNDB15GNDNMOSL=2uW=8u
*M22DRAINGATESOURCEBULK（-20.50.5-18.58.5）
M2316A!
CGNDNMOSL=2uW=8u
*M23DRAINGATESOURCEBULK（16.50.518.58.5）
M2415AGNDGNDNMOSL=2uW=8u
*M24DRAINGATESOURCEBULK（-9.50.5-7.58.5）
*TotalNodes:
17
*TotalElements:
24
*TotalNumberofShortedElementsnotwrittentotheSPICEfile:
0
*ExtractElapsedTime:
0seconds
.END
附录B：
D触发器电路图网表与版图网表
B.1D触发器电路图网表
*SPICEnetlistwrittenbyS-EditWin327.03
*WrittenonJun26,2013at18:
01:
49
.include"C:
\Users\Administrator\Desktop\tanner\TSpice70\models\ml2_125.md"
VddVdd
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