电子科大高级微电子技术作业SerDes发展研究.docx
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电子科大高级微电子技术作业SerDes发展研究
SerDes发展研究
一．SerDes概述
1.1串行传输与并行传输
随着集成电路设计和制造技术的飞速发展，系统级芯片（SOC）设计规模越来越大，片内连线的长度也相应的增长。
随之而来的问题就是如何解决片内相距较远的高速模块间的高速数据同步传输。
并行数据传输只适用于片内短距离模块之间的通信，对于长距离模块间的数据通信，并行结构由于需要耗费更多的面积和功耗且相邻通路之间存在严重的串扰已经不再适用。
串行数据传输能够有效的克服这些问题，所以得到了越来越多的关注。
在特定的CMOS工艺尺寸和传输距离条件下，串行数据传输系统和并行数据传输系统相比，优点在于：
首先，串行数据传输系统由于具有较少的芯片管脚，所以占用更小的芯片面积；其次，在高速应用场合串行链路产生的串扰非常小；再次，由于数据和时钟信号在一条链路中传输，所以串行数据传输系统不会产生严重的数据与时钟歪斜现象。
而相对应的，串行数据传输系统最开始被广泛应用于光纤通信领域，如WAN，MAN和LAN。
近年来串行数据传输系统在消费电子领域也得到了广泛应用，比如用于连接计算机和外围设备的USB接口，用于大容量硬盘和计算机之间数据传输的SATA接口，用于传输多媒体数据流的PCIe接口等。
高速串行数据通信技术在工业界已经得到广泛应用。
串行通信和并行通信的主要区别在于两个系统之间作为信道的物理连接线的数目不同。
并行通信中的信道由多根物理连接线组成，其中包括一个公共地。
串行通信中的信号一般只由两根差分信号线组成，没有公共的地线。
两者另一个不同点就是并行通信是同步模式的（Synchronousmode），而串行通信是异步模式的（Asynchronousmode），因此通过串口互联的两个系统允许存在一定的频率偏差，没必要使用完全相同的时钟参考源。
1.2SerDes技术简介
随着频率的升高，并行数据之间的串扰、各路数据同步与恢复困难、较高的功耗等一系列问题变得非常严重。
加之现代电路集成度越来越高，并行电路的引脚数较多也与此相悖。
于是，人们自然的把目光投向了串行传输，SerDes收发器便顺理成章的成为大家研究的热点。
SerDes是英文Serializer（串行器）/Deserializer（解串器）的缩写，它是一种时分多路复用（TDM）、点对点的通信技术，可以进行低速并行信号和高速串行信号的转换。
这种点对点的串行通信技术可以有效解决码间干扰、信号串扰、直流漂移和PCB布线困难等问题，通过充分利用传输介质的信道容量，减少所需的传输介质和引脚数量和芯片面积，实现低成本的中远距离高速通信。
较早版本的SerDes主要应用在以光纤作为传输介质的广域网（WAN）通信中，它们构成了国际互联网络的骨干网。
SerDes技术还被用于实现互联网ISO模型的物理层，通常被称之为物理层（PHY）器件，IEEE在2002年通过的10G以太网标准，仍然将SerDes作为物理层器件。
除此之外，SerDes技术也广泛应用于不断升级的信息存储领域。
串行连接SCSI（SAS）、串行ATA（SATA）、光纤信道（FibreChannel）这三种常用的信息存储方式中，都采用SerDes技术。
近年来，SerDes技术的应用扩展到计算机I/O通信领域，其传输介质也由光纤发展到铜线或背板，包括PCIExpress、InfiniBand和RapidIO接口在内的许多接口协议的物理层都使用了SerDes技术。
PCIExpress是一种计算机内部总线接口，主要用于高速板卡和芯片间的数据通信。
InfiniBand是一种采用电缆或背板作为传输介质的高速串行接口，主要用于数据中心服务器和存储设备之间的通信。
RapidIO是一种面向嵌入式系统的总线结构，主要用于嵌入系统的处理器总线，局部I/O总线及背板。
除此之外，光互联论坛（OIF）制订了多种光纤通信芯片之间的接口标准中，也使用了SerDes技术将背板通信速率提高到6G和11G的水平。
二．SerDes架构分析
SerDes接口和传输信道组成了典型串行数据传输系统的物理层器件。
在这个系统中，发送端的高层协议设备先根据协议的要求，把需要发送的数据包分解成信息帧，然后再将这些信息帧按照一定要求转换为字节信息，最后通过SerDes发送器将这些字节信息串行化，经信道发送出去。
SerDes接收端接收到串行信号后，经过一系列操作将其还原成发送端发送的字节信息，然后根据协议要求将其重新成帧和打包，完成传输过程。
SerDes接口在这个系统中就是发挥将并行的字节信号串行化的作用，根据所在传输系统协议要求的不同，SerDes还需要附加其他电路以完成各种协议功能。
2.1SerDes的分类
SerDes结构大致可以分为四类，分别是：
并行时钟SerDes，8B/10B编码SerDes，嵌入式时钟SerDes，位交错SerDes。
2.1.1并行时钟SerDes
并行时钟SerDes常被用于将数据、地址和控制并行总线转换为串行数据。
这种SerDes接口并不是将地址、数据和控制总线信号转换为一路串行信号，而是将地址、数据和控制总线分别使用复用器串化成地址串行信号、数据串行信号和控制串行信号。
这些串行信号将和时钟信号一起被发送到接收器，接收器将利用接收到的时钟信号采样串行数据，经过解复用器将串行数据重新转换成并行信号。
在发送数据信号的同时，这种结构的SerDes还需要并行发送一个时钟信号，用于接收端的信号同步。
与并行总线相比，并行时钟SerDes大大减少了信号传输线的数量，尤其是包地线的数量，降低了系统功耗和信号串扰，并能驱动更长的线缆。
而且，并行时钟SerDes能够传送多条串行信号，可以有效降低串行信道的传输速率，可以在保持较高性价比的同时，将传统总线传输距离扩展到若干米的范围。
因此，并行时钟SerDes常被用于可堆叠以太网交换机、机架与机架之间的互联。
但是，并行时钟SerDes需要并行传送一个时钟信号，这样不仅使得传输距离收到限制，而且在设计系统时，需要仔细考虑由于信道造成的时钟偏斜对系统的影响，以免引起系统的时序问题。
2.1.2嵌入时钟SerDes
将时钟信号嵌入到数据信号流里，然后在接受端重建同步时钟，可以不用在传送数据的同时，并行传送一个时钟信号，解决同时并行传送时钟所带来的问题，嵌入时钟SerDes的结构正是基于这种思想而设计的。
嵌入时钟SerDes发送器在串行码流中周期性地插入一个时钟跳变沿，不管发送什么样的数据，接收端自动检测到这个固定时钟沿，一旦完成锁定，接收端即与发送端同步，能够将串行码流恢复成并行信号。
这个嵌入的时钟bit被放置在串行数据信号的前面，所以嵌入时钟SerDes又被称作“start-stopbit”SerDes。
嵌入时钟SerDes有效的总线数据位宽不限于整数字节，其常见的总线数据位宽为10bit和18bit。
嵌入时钟SerDes具有了以下三个优良的特性：
1、嵌入时钟SerDes并不是基于字节操作的，比如18bit嵌入时钟SerDes在传送两个字节数据信息的同时，在不增加额外电路的条件下，还可以传送2bit状态、控制、同步等其他信息；2、只要在同步初期使用参考时钟以免错误地锁定了谐波信号，嵌入时钟SerDes接收器就可以自动检测随机串行码流中包含的上升沿，这使得嵌入时钟SerDes对于参考时钟抖动的要求不高，对于时钟歪斜不敏感。
3、嵌入时钟SerDes能够自动锁定串行码流中包含的时钟信号，这种特性不仅使得嵌入时钟SerDes适宜应用在发送器向多个接收器广播通信的系统里，而且使得嵌入时钟SerDes接收器易于实现热拔插的功能。
具有以上优良特性的嵌入时钟SerDes常被用于基站的数据连接，图像采集设备、传感器和数字信号处理器的连接中。
2.1.38B/10B编码SerDes
8b/10bSerDes是一种对字节操作的SerDes，其产品的传输速率涉及1.0625Gbps、1.25Gbps、2.5Gbps、3.125Gbps，很多标准诸如以太网，光纤通信，InfiniBand中，都采用了8b/10bSerDes的结构。
它首先将并行的字节信息编码成直流平衡的10bit8b/10b编码，再将它们串行发送出去。
在接收端，8b/10bSerDes需要一个Comma检测器来检测串行码流中的特殊Comma字符，将串行码流划分成字边界正确的10bit8b/10b编码，送到解码器进行解码，得到和发送端相同的字节信息。
多数8b/10bSerDes通过比较接收端恢复的时钟和外部参考时钟来判断时钟锁定的情况，所以8b/10bSerDes对于参考时钟的相位抖动和频率稳定性要求较高。
2.1.4位交错SerDes
位交错SerDes和前几种SerDes最大的不同在于，前三种SerDes的输入都是并行数据，而位交错SerDes的输入则是串行数据，它常用来将多个通道较低速的SONET/SDH或者8b/10b串行码流交叉复用成一路快速的串行码流。
在接收端，接受器将高速串行码流转换成低速串行码流。
需要注意的是，从通道1输入的串行码流不一定会从通道1输出，但是这并不影响位交错SerDes的应用，因为这些串行码流中包括的信息，在后续处理中是相互独立的。
位交错SerDes工作在很高的速度上，它需要精准的时钟满足低抖动的需求，比如SONET采用的系统时钟就是精度极高的铯原子钟。
位交错SerDes的应用主要有两个：
1、位交错SerDes用在插分复用器等电信设备中，用于加强SONET/SDH通过光纤或者电缆连接核心网的能力，它通常被配置为4x155Mbps复用到622Mbps和4x622Mbps复用到2.488Gbps的功能；2、另一种位交错SerDes用在交换机或者路由器中，用于复用多个通道的8b/10bSerDes，以达到更高的传输带宽。
下图是四种类型的SerDes比较：
2.2SerDes一般结构
本处给出的SerDes结构为典型的8B/10BSerDes结构，由发送通道和接收通道组成，其中，发送通道由编码器、并串转换、时钟发生电路及发送器构成；接收通道由接收器、时钟恢复电路、串并转换及解码器组成，如图：
SerDes工作时采用全双工工作模式，即发送通道和接收通道可以同时工作。
发送通道的工作原理：
编码器对并行输入数据进行8B/10B编码后进行数据的并串转换，发送器将串行化的数字逻辑电平信号转为高速差分信号输出；接收通道工作原理：
接收器接收差分输入信号并将其转化为数字逻辑电平的串行数据，CDR（clockdatarecovery时钟数据恢复）电路通过高速的串行数字信号恢复出采样时钟，然后数据进行串并转换，最后经8B/10B解码器输出并行信号。
1.编码器/解码器：
采用IBM公司制定的8B/10B编码规则。
2.发送器/接收器：
分别负责差分信号的输出和差分信号的接收。
大部分SerDes采用了VML（voltagemodelogic电压模式逻辑）技术来实现，目前VML相对于其他接口标准（如LVDS、CML）应用范围较小，还属于一个非官方的串行接口标准，但是TI公司的许多新型收发器都采用了VML技术。
VML驱动器相比LVDS驱动器而言，不需要复杂的基准电流源、共模反馈电路，更为重要的是它比LVDS驱动器的传输速度更快。
另外，VML驱动器分别采用内部的NMOS、PMOS驱动管驱动输出差分信号的下降沿和上升沿，相对于CML，避免了采用外接上拉电阻驱动输出差分信号的上升沿，使得PCB版图设计更加简洁
3.时钟发生电路：
负责提供高速参考时钟信号给串并/并串转换模块以及CDR模块。
4.PLL结构：
SerDes芯片作为一种高速串行传输的接口芯片，它需要高质量低抖动的时钟，而且在将并行数据转换为串行数据时，需要将并行数据的时钟频率提高10倍或20倍，产生高速串行数据的时钟。
因此，我们有必要设计高质量的锁相环和频率合成器，来保证提供的时钟具有高质量、高频率、低抖动。
锁相环总的来说是一个负反馈跟踪控制系统，它完成了对压控振荡器（VCO）所产生频率的控制和稳定。
通过这样一个系统，压控振荡器产生的时钟就可以稳定的作为其他系统的时钟进行使用。
锁相环最重要的一个应用就是产生稳定的时钟。
锁相环电路是一个特殊系统跟踪另外一个系统。
更确切地讲，锁相环是一个使输出信号（由振荡器产生的）与参考信号或者输入信号在频率和相位上同步的电路。
图2-10是锁相环系统的整体结构图，主要由3个电路功能模块组成。
这些模块分别是：
压控振荡器（VoltageControlOscillator,VCO），鉴相器（PhaseDetector,PD）和低通滤波器（LowPassFilter，LPF）。
u（t）是各个阶段的时域信号，f表示u（t）的频率。
鉴相器（比较器）基于参考时钟和反馈时钟的相位差产生一个错误输出信号。
这个错误信号被LPF滤波后去驱动一个振荡器。
滤波后的信号作为振荡器的控制信号（电压或者电流）去调整振荡器的频率来使反馈的相位和参考相位对齐。
这个振荡器的频率被分频后产生反馈时钟。
相位锁住的标志是反馈时钟产生的相位和参考时钟的相位差是常数。
由于反馈时钟被振荡器输出时钟N次分频，所以输出时钟是参考时钟的N倍。
5.时钟恢复电路（CDR-clockdatarecovery）：
在高速多通道串行收发系统中，由于数据在传输时会受到多种噪声的影响而失真，因此在接收端要进行时钟的恢复和数据的重定时，即时钟数据恢复（CDR）。
通过时钟数据恢复电路产生的时钟用来对接收的数据进行采样，时钟沿相对于数据位的位置决定了采样数据误码率的高低，因此，时钟数据恢复电路的好坏决定了整个接收器的性能。
基于相位插值的CDR结构，通过相位插值单元，能够得到更为精准的时钟，相对与过采样的CDR结构，有着更好的抖动容限。
因此相比过采样的CDR结构，相位插值CDR结构能够工作在更高的数据速率的场合。
同时，基于相位插值的时钟数据恢复技术采用数字方式实现时钟与数据的对齐，属于数字CDR，相对于基于PLL的时钟数据恢复电路，结构简单，实现较为容易，有着成本和功耗的优势，更适合商业应用。
在相同的工艺条件下，在能够满足对抖动性等性能前提下，应该优先采用基于相位插值的时钟数据恢复电路。
此外，基于相位插值的时钟数据恢复技术可以共享时钟信号源（一般为PLL），在对本身需要时钟信号源的SerDes中有着相当高的成本优势，在需要接收多路高速串行数据的场合，如PCI-Expess应用环境中，则优势更为明显。
三．SerDes的发展现状
当前的SerDes接口技术的研究和商业应用呈现出两个特点：
1、产品的集成化，早期的SerDes接口产品都是以独立的单通道芯片形式存在，而目前的SerDes产品多是以IP核的形式出现，并与信号处理器集成在一起，消除了SerDes与信号处理器之间大量PCB线路，简化了封装，降低了功耗；2、产品的高速化，早期的单通道SerDes产品的数据传输率多在1.25Gps到3.125Gbps，而目前基于新工艺的单通道SerDes产品甚至达到了10Gbps的数据传输能力，而通过将多个通道的SerDes集成在一个芯片上，可以在一根光纤上传输多个波长以提高系统总的传输速率，极大地扩展了SerDes接口的通信能力，达到几十Gbps甚至上百Gbps的数据传输率。
在国内，SerDes的研究由科研院所和以东南大学，复旦大学，国防科技大学为代表的一些大学承担，经过多年的研究已经取得了丰硕的研究成果。
复旦大学微电子所设计了单片CMOS千兆以太网和万兆以太网收发芯片SerDes，基于0.18微米工艺，数据传输率分别达到了1.25Gbps和3.125Gbps，而功耗分别只有60mW和95mW。
东南大学射频与光电集成电路研究所偏重于光纤收发模块和和万兆以太网的研究，承担了2.5Gb/s混合集成光发射机与接收机芯片及模块关键技术（863计划）、光纤通信专用（ASIC）高速核心芯片的设计开发、10GEPON物理层芯片核心技术研发等项目的研究工作。
国防科大的相关研究主要集中于PCIExpress物理层器件的设计研究，设计了基于PCIExpress1.0a规范的PCIExpress物理层芯片。
对于国外，在产品方面，德州仪器（TI）的LMH0340和LMH0341采用LVDS标准，最大支持3Gbps的速率，而其一直致力于研究的CML接口，其速率已达10Gbps以上。
同样致力于CML接口研究的国家商业机器（IBM），其CML接口产品速率也达到10Gbps以上。
赛灵思（Xilinx）最为产销的PCIe系列IP核可为用户提供速率高达5Gbps的基于PCIExpress协议的串行数据传输。
作为最常见的接口，USB于2008年由Intel、微软、惠普、德州仪器等联合推出其3.0版本标准，其速率高达4.8Gbps，现今USB3.0接口已较为常见。
在科研方面，高速SerDes收发芯片发展十分迅速，早在2003年J.Lee和B.Razavi就在0.18μmCMOS工艺下做出了40Gpbs的时钟与数据恢复电路。
近些年，速率达到40Gbps的SerDes收发芯片也不断出现，NikolaNedovic等人提出的全CMOS工艺的40GbpsSerDes收发芯片，功耗比常见的商用BiCMOS工艺的SFI540Gbps芯片要低75%。
Eung-juKim,JeongwooPark等人的SerDes收发器采用混合型并串转换结构与LVDS驱动，改进了时钟控制模块使整个收发器更加高效，得益于以上的措施，整个收发器具有很低的功耗与不错的抖动表现。
除了传统的结构外，许多其他的SerDes结构也在不断的出现与发展，其中异步wave-pipelined结构由于其避免了使用PLL而使功耗大大降低。
驱动电路一直是影响SerDes传输速率和功率的关键因素之一，LVDS作为一种功耗低的接口标准在中高速接口研究上一直深受科研者们的青睐。
KhaldoonAbugharbieh,ShobaKrishnan等人采用2.5V/1.2VSiGeBiCMOS工艺，通过射极跟随器代替PMOS电流源和正反馈技术，减小预驱动级的负载电容，并利用射极跟随器的特性，有效利用预驱动级的电流来减小输出驱动级的电流，使得驱动电路可以达到10Gbps的速率，而且功耗只有惊人15.36mW。
HariShankerGupta,RMParmar和RKDave通过设计一种新型的共模反馈电路来避免传统LVDS共模反馈中大电阻的使用，从而大大的降低了芯片面积和相应的寄生参数，使得接口在速度和面积都有着不错的表现，该设计采用0.8μm工艺，速度达到了800Mbps。
四．SerDes研究前景及目标
目前，多数SerDes的研究方向大致分为以下几个方面：
1.研究不同网络协议下的SerDes组成，如论文：
基于IEEE1394b的SerDes芯片数字电路设计与实现。
2.高速SERDES芯片抖动相关的研究。
3.基于SerDes芯片的编解码电路验证。
4.SerDes芯片内部结构优化研究。
5.SerDes芯片的仿真中正确模拟传输链路的噪声源研究。
另外，SERDES研究的目标有两个：
一个是高速度，即通过采用特殊的工艺或者电路结构实现高传输速率，满足高速网络传输的需求；另外一个是低功耗，即在一定的传输速率条件下，尽可能的降低功耗。
目前，高速信号传输领域的研究趋势是努力设计一个能够传输高速信号的低功耗SERDES芯片，通过采用不同的电路结构降低“功耗/传输速率”值，也取得了4.5mW/Gbps研究成果。
在国内，更多的工作侧重于提高芯片的速率，使其能够满足一些标准协议的指标要求。
例如，复旦大学微电子所基于0.18微米工艺设计了单片CMOS千兆以太网收发芯片SERDES，数据传输率分别达到了1.25Gbps和3.125Gbps，能够满足PCI-E
等协议的应用。
另外国内的和芯微公司在65nmCMOS工艺条件下实现了6.25Gb/s的SERDES收发器，能够满足SATA3.0协议的应用。
为了提高工作速率，不超高速SERDES芯片设计是基于GaAs工艺设计，但是，为了降低生产成本，大部分高速SERDES芯片还都是基于标准CMOS硅工艺实现的。
CMOS硅工艺是当前集成电路的主流工艺，成本低而且其截止频率也随着工艺的不断改进而提高，比如，在0.18µmCMOS硅工艺的截止频率已经可以达到近50GHz。
因此，CMOS硅工艺也越来越多地应用于高速集成电路中，但是，硅工艺制作的CMOS器件电流驱动能力较差，作为高速驱动应用时需要仔细的设计以保证电路驱动能力足够。
参考了众多的SerDes资料，就笔者个人而言，觉得SerDes的工作环境工作要求十分多样，所以觉得对于SerDes的兼容性上可以进行研究扩展，提高其适应能力，而其中对信道频率特性补偿的自均衡一直都是研究的热点。
五．结论与展望
随着电子行业技术的发展，特别是在传输接口的发展上，原本用于光纤通信的SerDes技术正在取代传统的并行传输称为新一代高速串行接口的主流。
SerDes接口的电路结构属于数模混合型，工作频率能够达到数个Gbps，为使电路设计成功实现，对它的研究与开发是永无止境的。
本文主要对SerDes的构造，研究方向，以及现今国内外的研究机构研究趋势进行介绍与归纳，分析SerDes如今所面临的挑战等。
基于SerDes的低抖动锁相环研究；SerDes电路的功能的内建自测试方式研究；LVDS信号均衡放大器结构研究；以及路可靠性设计方面，针对温度、性能参数值的容差范围进行优化设计；版图可靠性设计方面，针对布局、寄生参数影响、温度不均匀进行优化设计；工艺可靠性设计方面，针对工艺误差、工艺控制能力给予足够的裕度设计。
这些都预示这虽然我国的IC产业还处于起步阶段，但是不管是国家还是厂商都已经对IC产业的发展有着足够的重视，相信我国未来对SerDes的研究和整个IC行业都会有一个美好的明天。
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