学习Cadence.docx
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学习Cadence
1、板级电路设计系统
包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。
包括：
*ConceptHDL原理图设计输入工具，有forNT和forUnix的产品。
*CheckPlusHDL原理图设计规则检查工具。
（NT&Unix）
*SPECTRAQuestEngineerPCB版图布局规划工具（NT&Unix）
*Allegro Expert专家级PCB版图编辑工具 （NT&Unix）
*SPECTRAExpertAutoRouter专家级pcb自动布线工具
*SigNoise信噪分析工具
*EMControl电磁兼容性检查工具
*SynplifyFPGA/CPLD综合工具
*HDLAnalystHDL分析器
*AdvancedPackageDesigner先进的MCM封装设计工具
2、Alta系统级无线设计
这一块的产品主要是应用于网络方面的，我个人以为。
尤其是它包括有一套的gsm模型，很容易搞cdma等等之类的东西的开发。
但是我觉得做信号处理和图象处理也可以用它，因为它里面内的spw太牛了，至少是看起来是，spw最牛的地方就是和hds的接口，和matlab的接口。
matlab里面的很多模型可以直接调入spw，然后用hds生成c语言仿真代码或者是hdl语言仿真代码。
（这我没有license，没有试过，看openbook上说的）。
也就是说，要是简单行事的话，就可以直接用matlab做个模型，然后就做到版图了，呵呵。
Alta主要有下面的一些Package:
*SPW（CiertoSignalProcessingWorkSystem）信号处理系统。
可以说，spw包括了matlab的很多功能，连demo都有点象，呵呵。
它是面向电子系统的模块化设计、仿真和实现的环境。
它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。
在进行算法设计、滤波器设计、cCode生成、软/硬件结构联合设计和硬件综合的理想环境。
它里面非常有意思的就是信号计算器。
*HDS（HardwareDesignSystem）硬件系统设计系统
它现在是SPW的集成组件之一。
包括仿真、库和分析扩展部分。
可以进行spw的定点分析行为级和rtl级的代码生成。
*Mutimedia多媒体（MultimediaDesignKit）
我没有见识过这部分的东东。
在产品发布会的演示上看起来倒是很有意思。
据说可以很快的生成一个多媒体的应用环境。
它可以进行多媒体应用的设计，包括电视会议系统、数字电视等等以及任何种类的图象处理系统的设计。
*无线技术Wireless（IS-136VerificationEnvironment）
无线电技术标准系统级验证工具，可以在系统级的抽象层上生成、开发和改进遵守IS-54/136标准的信号处理算法。
在完成硬件结构设计后，就可以使用hds直接生成可综合的hdl描述和相应的标准检测程序（testbench）。
*IS-95无线标准系统级验证
*BONeS网络衉议分析和验证的设计工具。
这个东东看起来很有意思。
它是一套软件系统，专门用来做多媒体网络结构和衉议的设计这个东东看起来很有意思。
它是一套软件系统，专门用来做多媒体网络结构和衉议的设计的。
可以用来快速的生成和分析结构单元之间的信息流的抽象模型，并建立一个完整的无线网络的运作模型。
例如，用户可以改进atm转换器的算法，并建立其基于微处理器包括高速缓存和内存和总线、通信处理方法的应用模型。
*G、VCC虚拟衉同设计工具包
它是用来进行基于可重用的ip核的系统级设计环境。
在上面的这些东西中，我觉得很重要的还是需要有库的支持，例如在spw里面就要有对应的不同的算法的hdl库的支持，才能够得到最后rtl级的实现。
在大学版中，这些部分的license和部分bin代码也没有提供。
3、逻辑设计与验证（LDV）设计
这部分的软件大家都应该是很熟悉的，因为pc版的d版好象现在已绮很普及了。
^-^这里简单介绍一下cadence的ldv流程，虽然感觉大家用synopssy还是居多。
首先是老板产生一个创意，然后就是设计人员（学生）使用vhdl或者是verilog语言对设计来进行描述，生成hdl代码。
然后，可以用Verilog-XL,NC-Verilog,LeapfrogVHDLNC-VHDL等工具来进行行为级仿真，判断设计的可行性，验证模块的功能和设计的debug。
然后是调试和分析环境中使用代码处理箱（verisure/forverilog）（VHDLCover/forVHDL）分析仿真结果，验证测试级别。
然后用AmbitBuildGates进行综合，并使用综合后的时延估计（SDF文件）来进行门级仿真，然后再使用verifault进行故障仿真。
以上是很简单的一个流程，实际上系统级设计后，就应该进行设计仿真的，要是设计是一个大的模块的话。
而且在综合的时候，写综合限制文件也是很麻烦的，要求很多次的反复。
上面的流程还不包括测试的加入（如扫描啦什么的）。
上面的流程对于小设计是可以的。
LDV包括的模块有下面的这些东西：
*verilog-xl仿真器
*LeapfrogVHDL仿真器
支持混合语言的仿真，其vhdl语言的仿真是通过编译后仿真，加快了速度。
*AffirmaNCVerilog仿真器
其主要的特点是适合于大系统的仿真。
*AffirmaNCVHDL仿真器
适用于VHDL语言的仿真。
*Affirema形式验证工具--等价检验器
*Verifault-XL故障仿真器
感觉故障仿真是最费时间的仿真步骤。
用来测试芯片的可测性设计的。
*VeriSure代码覆盖率检查工具
*EnvisiaBuildGates综合工具
Ambit的BuildGates的特性中，我觉得最好用的应该是它的PKS的feature，当然，呵呵我没有它的license。
因为在pksfeature中，ambit可以调用se的pdp等物理布局工具来进行时延估计。
这样的话，我觉得它的Timing会比synopsys要好。
在我试过的synopsys的小的设计中，大概它的误差在100%左右，呵呵。
综合后时间是2.9ns,布局布线和优化后的时间是5ns。
可是ambit的综合肯定是要比synopsys的差的，因为它没有很大的库的支持，在大的逻辑块的综合的时候我觉得就可以很明显的感觉出来的。
我没有具体试过，那位大虾有时间可以比较一下他们的综合特性。
4、时序驱动的深亚微米设计
这部分是底层设计的软件。
底层设计的工作我感觉是细活，来来回回是需要走很多次重复的流程的。
在以前的设计流程中（.6um及其以上），一般情况下对于连线延时是可以不用考虑，或是说它们对设计的影响不算很大。
在设计完成后，做一下pex，然后仿真一下，小设计的话，多半是可以通过的。
现在的很多软件都直接在布局阶段就将线路延时考虑进去，这也是现在的深亚微米设计的要求。
因为在设计中，连线延时对整体设计的影响很大，因此甚至在综合阶段就需要考虑到floorplan的影响。
synopsys和ambit和jupiter（Avanti!
公司的综合软件）等在它们的综合过程中都加入了这样的考虑。
candence的软件中，有SE和designplanner两个主要的软件来进行时序驱动的设计,Cadence的这块的软件推出很早，可惜就是更新比较慢，现在象avanti公司的软件都把布局布线，时序分析和综合等等几乎全套的流程都统一起来的时候，cadence现在在底层还没有什么创新的地方，还是几年前的模样。
5、全定制ic设计工具
*VirtuosoSchematicComposer:
ICDesignEntry它是可以进行混合输入的原理图输入方式。
支持vhdl/hdl语言的文本输入。
*AffirmaAnalogDEsignEnvironment
这是一个很好的混合信号设计环境
*VirtuosoLayoutEditor版图编辑
它支持参数化单元，应该是一个很好的特性。
*AffirmaSpectra高级电路仿真器
和hspice一类的仿真器。
*VirtuosoLayoutSynthesizer
直接的layout生成工具，小规模设计环境
*Assura验证环境，包括diva
*dracula验证和参数提取包
*ICCragtsman布局设计的环境。
在面向ip的设计中比较合适。
编辑本段
底层软件
Cadence的底层软件有下面这些：
逻辑设计规划器
这是用于设计早期的规划工具。
其主要用途是延时预测、生成供综合工具使用的线路负载模型。
这个工具是用来在物理设计的早期象逻辑设计者提供设计的物理信息。
物理设计规划器
物理设计的前期规划。
对于大型设计而言，物理设计的前期规划非常重要。
很多流程中，在前期的物理规划（floorplan）结束后，就需要一次反标验证设计的时序。
*SE（SiliconEnsemble）布局布线器
se是一个布局布线的平台，它可以提供多个布局布线及后期处理软件的接口。
*PBOOptimization基于布局的优化工具
*CT-GEN时钟树生成工具
*RC参数提取
HyperRules规生成，HyperExtractRC提取，RC简化，和delay计算
*Pearl静态时序分析
Pearl除了界面友好的特点外，还有就是可以和spice仿真器交换数据来进行关键路径的仿真。
*Vampire验证工具
allegro+orcad新手入门篇（讨论）备注:
这点文字是我自己在学allegro时总结的,我现在也在学这个软件.
首先说明的是封装库文件是allegro下带的，不是OrCAD下带.allegro是个画PCB的工具,而OrCAD是画sch的软件,可以生成好多种网络表.
allegro安装后自带的库文件路径是:
C:
CadenceSPB_15.5sharepcbpcb_libsymbols（我的安装在C盘,其他盘类似）
symbols下的那些文件就是库文件,其实allegro的库文件有用的就是dra和psm后缀的文件.这里需要说明的一个问题是:
我们在学protel的时候知道protel的库文件是集成的,就是韩盘和封装是现成的,一般调用就ok,但allegro是先做韩盘,然后在做封装的时候再调用刚才做的焊盘.做焊盘的工具是allegroSPB15.5PCBeditorutilitiesPADdesigner这个工具是专门做焊盘,具体怎么用看相关参考书,做好后保存在某个位置,将来做封装的时候调用,如果初学者对allegro软件不熟悉的话,就把做好的结果保存在C:
CadenceSPB_15.5sharepcbpcb_libsymbols下的某个地方,因为allegro默认是在这先找焊盘滴.
至于做封装的过程,一般按照向导做,在这里我要说的是,
论坛上有个高手做了个小软件,直接在他的软件里改参数然后直接生成封装,再保存在C:
CadenceSPB_15.5sharepcbpcb_libsymbols这个路径下（为什么保存在这后面说原因）.
在做sch的时候把刚才做好的封装名字填到相应的地方.然后生成网络表.
至于大家关心的怎么预缆allegro自己带的那些封装库文件,我告诉你方法
1.打开alllegro软件,点Place下面的第一个项manually...跳出一个Placement的框,点AdvancedSettings,在Library前打钩,然后点Placementlist,把Componentsbyrefdes换成Packagesymbols,紧跟着下面出现一个十字,点开,就会看到好多的封装,想看那个就在前面的框里打钩,就在右下角黑黑的框里显示出来了,同时也可以放到板上.如果在sch里要用到这些封装的话,就在这把这些封装的名字记下来写在元件的封装项里去.
2.自己画的封装呢?
刚才说了把网上这个高手的软件修改一下可以自动生成好多的封装库,把他保存在C:
CadenceSPB_15.5sharepcbpcb_libsymbols这个地方.为什么要保存在这个地方呢?
因为这个软件安装好后,封装默认的保存地方在C盘（自己建的目录）,当然你也可以把这个默认的地方改掉,具体在allegrosetupUserPreferences这个时候出个框,点左边第4个confi_patch,右边有好几个地方需要修改,在这根据我个人的建议:
新手一般不要改这个地方,按照上面提到的方法把自己做的库文件（或用高手的软件改的）放到C:
CadenceSPB_15.5sharepcbpcb_libsymbols这.因为我在这第一次改了好多,现在这个软件也不怎么好用了,我也不知道怎么改回去了.（已经解决了）
至于UserPreferences里改那个我建议大家买那个68RMB的书,厚厚的讲cadence的书,后面附录里对这个菜单下各个地方讲的特清楚.大家可以去看看.
呵呵这是我自己的方法,可能还有好多地方讲的不准确,希望高手多多指导,让新手们更快上手,不要怕他们上手了抢你们的饭碗.我们要共同为4个现代化贡献微薄的力量!
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CadenceOrCADRelease16.3新特性
发布者：
：
admin 发布时间：
：
2010-08-1514:
34 浏览次数：
：
7153
OrCADPCB软件是一项完备高效的电路设计解决方案，从原理图Capture到最终的Gerber输出都能胜任。
为了能够顺利满足各种工程需求，电子工程师及PCB工程师需要性能强大的集成工具，可以无缝的完成整个电路设计流程。
而OrCAD无疑是非常合适的工具，设计技术可以提供一项高度集成的从前端到后端的设计能力，以及模拟/数字信号仿真、布局布线技术等性能去提升工程师的工作效率，缩短产品上市时间。
对于16.3版本来讲，OrCAD开发人员主要在以下四方面做了很多突破：
可用性，性能，设计流程，可扩展性。
新版本在CadenceOrCADCapture和CadenceOrCADPCBEditor有很大的改进，就像对CadencePSpice®A/DandCadenceOrCADSignalExplorer的大改进一样。
目标只有一个，提升工具的整体性能表现，协助用户获得更高的设计效率，使得每个用户都从OrCAD的技术中受益。
CadenceOrCADCapture&CadenceOrCADCaptureCIS
OrCADCapture16.3在继续不断的提升产品的效率，设计了新的人际交互界面，引入3D封装视图，全新的自动连线功能还有支持TCL/TK的增强的脚本编辑功能。
而CadenceOrCADCaptureCIS16.3版本则在包含CadenceOrCADCapture所有功能亮点的基础上，提供了对于CIS相关数据更多的控制和显示功能。
自动连线功能：
OrCADCapture16.3提供了自动连线的功能，用户只要选择需要连接的元件引脚，程序会自动在这些引脚上生成连线，大大提高了设计效率。
页间导航功能：
在OrCADCapture16.3中,用户可以放置分页连接符，新版本的导航功能可以跟踪整个设计中信号的传递走向。
用户可以通过浏览列表选择并高亮自己关注的信号。
用户界面美化：
OrCADCapture16.3的用户可以改变连线或者网络的颜色、样式、或者线宽，一个层次模块的颜色，嵌入一个实体或者图片的连接，以及在页面上摆放椭圆型弧线和多点式贝塞尔曲线。
OrCADPCB编辑器的3D封装视图功能：
新版本提供了封装的3D显示功能。
3D显示功能同样可以显示引脚的标号和名称，同时还可以对封装做不同角度的旋转，还有一个3D测量个工具可以完成x,y,z三个轴向上的测量功能。
脚本支持：
OrCADCapture16.3引入了TCL/TK脚本功能，它可以容许用户通过命令提示区执行一个指令，这个指令还可以存储或者稍后重现。
这样就可以使用户针对不同应用制定不同的操作命令了。
PCB流程增强：
OrCADCapture16.3提供了一种新的锁定技术和报警信息过滤特性。
元件锁定特性容许用户在交互操作时暂时在原理图或者PCB版图中锁定元件。
报警信息过滤特性容许用户忽略在生成PCB网表时产生的众多电气约束。
电气约束：
OrCADCapture16.3的DRC检查功能已经把物理约束（physicalrules）规则和电子约束（electricalrules）规则分开。
这样用户就可以单独进行两种约束检查。
检查并保存：
新版本在FILE这个菜单栏中加入了“CheckandSave”这样一个按钮，他可以直接对整个项目做DRC检查，并且保存工程文件，简便而且快捷。
电源引脚网络指定：
OrCADCapture16.3加入了一个新的电源引脚指定功能，它可以容许用户指定为显示电源引脚所属电气网络，对于多引脚器件非常实用。
BOM表增强：
实用OrCADCaptureCIS16.3,用户可以在生成bom表的时候输出CIS配置中设定的相关域，使得bom表更加个性化。
同时,用户可以设置这些数据的显示方式,水平或者垂直显示,用户也可以指定输出子项的个数.
变体设计：
新的变体设计性能添加了一项显示变体设计元件的功能，但是变体设计中涉及的不需要的元件的使用数量会显示为0，以示区别。
CadencePSpiceA/D
PSpiceA/Drelease16.3为用户提供了一个全新的波形显示环境，伴随着可用性的进一步提升，新版本在光标支持、新仿真模型方面都做了很大的改进。
CadencePSpiceAdvancedAnalysis包含了AD部分的所有亮点。
曲线编辑的弹出窗口:
新版本将曲线编辑相关的命令归为一个命令组，用户在选中一条曲线后，右键单击即可调出所有和曲线编辑相关的命令。
更容易的曲线属性编辑：
通过弹出式菜单窗口。
用户可以更容易的去编辑曲线的颜色，样式，线宽，还有符号，是的不同曲线之间更加容易辨认，同时这个弹出式窗口也使得用户更容易去隐藏或者显示所有的曲线。
色彩控制：
用户可以控制波形窗口、栅格、坐标轴的背景色和前景色。
设置光标的宽度和颜色：
新版本可以使用户设置光标的水平和垂直宽度以及两个光标的颜色，还有光标测量的小数点精度。
同时，新版本可以同时对多条曲线或者显示窗口使用光标来进行测量，而光标显示窗口可以显示不同曲线的测量值。
导出及拷贝光标测量数据：
PSpiceA/D16.3的用户可以导出光标信息到一个（.csv）文件中，这个文件中不同信息以逗号隔开，该文件可以通过很多种工具打开，列入Excel等，用户也可以直接拷贝选中的光标信息，并且直接把他粘贴到各种文本编辑器中。
可停靠的光标显示窗口：
在PSpiceA/D16.3中，光标窗口是可以任意停靠的，用户可以按照自己的需求将它摆放在自认为最方便的地方。
曲线信息输出：
用户可以很轻易的将曲线信息输出到一个CSV文件中个，该文件将信息用逗号分隔开，以便于用户通过其他工具读取。
加快了.dat文件的导入与导出速度，在以前的版本中，软件只对大于2G的数据文件进行了一些速度提升，而在新版本中，对于所有大小的数据文件的读取速度都有了很大的提升。
高亮显示功能：
在PSpiceA/D16.3中，电路描述文档和输出文档的语法都用易读的颜色标记出来了,用户也可以设置它们自己喜欢的语法表示颜色。
新设计模板：
PSpiceA/D16.3自带了一组新的设计模板，包含了常用的基本电路和SMPS的拓扑，设计模板覆盖了模拟、数字、混合电路等，设计者可以使用模板作为一个新的仿真设计的起点。
新器件模型：
新版本增加了至少330个新的模型，分类如下：
PWM模型
LDO模型
稳压管模型
玻璃钝化齐纳管
CadenceOrCADPCBEditor
新版本的OrCADPCBEditor添加了更多新的功能借以协助用户获得更高的设计效率，例如新版本增加了3D视图功能，版图翻转功能，还有新的DRC检查等。
增强的圆弧编辑功能：
新版本中的Slide命令可以支持圆弧调整，这样用户就可以编辑带弧形的连线，例如改变现有圆弧的半径，将正切链接改成弧形，自动选取或者保留一个或两个圆弧，调整引脚或者过孔的直连线等。
群连线生成功能：
群连线功能可以使用户在一片空白区域开始一组连线，用户可以设置连线的数量、连线的宽度、线间距等。
过孔观察器：
新版本在过孔列表对话框中支持图形显示功能，用户可以直接看到过孔的一些相关信息。
颜色设置，是否可见以及数据提示等都可以在显示窗口中控制。
3D视图：
新版本的3D显示环境支持多种过滤选项，相机视图，图形显示选项（实体、透明、线框风格）。
用户可以通过鼠标控制显示的缩放，翻转等。
3D视图功能也支持预选模式，使得观察高密度过孔结构和版图绝缘层成为可能。
设计翻转：
在OrCADPCBEditor16.3,用户可以从底层的角度来观察真个PCB设计，翻转功能不仅仅用于观察版图，一些修改功能同样可以再这种模式下完成，例如移动丝印等。
当翻转模式激活时，版面上会有提示符显示当前所处模式。
焊盘进入增强：
新版本对焊盘连线功能做了增强，新的padentry功能可以在圆形，方形以及椭圆形焊盘上工作，使得焊盘连线不会产生锐角。
设计效率提升：
OrCADPCBEditor16.3在设计效率方面的改进主要体现在：
容许多边形的窗口选择，定制化的数据提示信息，任意两个元件之间的距离测量。
原点显示：
新版本提供了一个全新交互命令用来协助用户定位制图原点,制图原点也可以再图表中显示出来。
助焊层间距检查：
助焊层间距检查可以确保在焊接时有足够的安全间距，放置器件之间的短路情况发生。
CadencePSpiceA/D&AA
Cadence®PSpice®A/D将行业领先的模拟和数模混合信号仿真技术相结合，为客户提供了一整套完整的电路仿真、验证解决方案。
在整个产品设计周期内，从电路方案到设计开发、验证的整个过程中，电路仿真需求会不断变化，Cadence®PSpice®A/D都能随时满足这样的需求。
在此基础上，PSpiceAA高级分析工具可以帮助设计师提高成本效益和设计可靠性。
PSpiceA/D拥有大量的板级模型，使它能够提供精确的数模复合信号仿真解决方案。
自PSpice问世以来，随着仿真模型的不断增加，PSpice仿真引擎得以不断发展，这使得PSpice能够应对不断提高的仿真和验证要求。
它的每一次版本升级，都意味着许多仿真技术的发展，以及对客户需求的满足。
许多厂商的产品模型资源都支持PSpice仿真，包括：
数学函数模型和行为模型等，这使得电
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