基于DSP的HFC 双向传输系统课程设计.docx

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基于DSP的HFC双向传输系统课程设计

目录

摘要I

1概述1

2信号调理电路3

3A/D采样电路4

3.1ADC芯片选择4

3.2A/D采样电路设计及实现5

4DSP数据处理电路设计及实现7

4.1DSP与FLASH的接口7

4.2DSP与SDRAM的接口8

4.3DSP与FIFO（FPGA实现）的接口8

5电源模块、时钟模块和JTAG模块10

5.1电源模块10

5.2时钟模块11

5.3JTAG模块12

6系统测试数据通信电路设计及实现13

总结14

致谢15

参考文献16

附录17

摘要

有线电视HFC双向传输系统，是随着CATV增值业务的需求，单向电视传输系统面临全面改造成双向网络的现状，迅速发展起来的一种新型网络传输形式。

随着HFC网络的大规模投资建设与改造升级，HFC网络的宽带数据业务成为了公众用户选择宽带接入的一个重点。

但在HFC网络上承载通信业务，首先要保障反向通道的传输质量，而影响传输质量的，主要是反向通道中的噪声汇聚和侵入干扰。

本文主要针对HFC网反向通道中的噪声汇聚和侵入干扰，设计并实现一种基于数字信号处理器（DigitalSignalProcessor，DSP）和Ethernet的实时信号频谱监测系统。

利用多路的高速数字采集系统对输入的RF信号实现高动态范围和低噪声的数字转换；利用DSP的高速数据处理能力，在多个域中分析随时间变化的RF信号；并通过ARM芯片构架的以太网通信系统对某个区域内的大数量和分散的HFC反向通道进行实时的信号频谱监测，及时发现问题和分析问题。

与基于瞬态开关的噪声抑制系统组成一套新颖的HFC反向通道噪声监测和抑制解决方案，实时监测HFC反向通道的噪声，并利用噪声抑制系统控制HFC上行的汇聚支路数，减少上行噪声的汇聚。

文中给出了系统的各个硬件电路模块具体电路的实现过程，并对硬件设计中遇到的关键问题进行了处理，完成了系统硬件实物的设计和测试。

验证明该系统在HFC反向通道的维护中得到很好的应用。

可以很好的保障CATV网络的反向通道，实现可靠的上行数据传输，为数字广播电视交互式业务的扩展提供了技术保障。

关键词：

HFC；反向通道；噪声汇聚；DSP；Ethernet；频谱监测；瞬态开关

1概述

传统的有线电视网传输的电视信号是广播式的，而数据传输强调的是双向交互，即用户在接收信息的同时，还需要回传个人信息。

随着用户对新业务需求的增加以及其他行业快速发展的竞争压力，有线电视台必须不断满足用户对新业务的需求，为此就要新建具备双向传输功能的有线电视网，或将目前只具备单向传输功能的有线电视网改造成双向传输网，以便利用双向有线电视网开展新业务。

有线电视网络己从最初由同轴电缆组成的模拟电视分配网发展成为现在的光纤同轴混合（HybridFiberCoax，HFC）网。

HFC网络结构的提出不仅解决了传统的有线电视广播业务，而且通过采用先进的光纤技术、数字传输技术和新型的网络拓扑结构，增加了上、下行通道的传输能力，使HFC网具备了承载双向交互式宽带业务的能力。

按照现在的设备情况，下行通道的频率范围在85～860MHz，上行通道频率范围在5～65MHz。

要实现基于HFC的CATV网络的双向通信，关键技术在于上行信道上。

对CATV网络上行数据传输技术进行研究，实现可靠的数据传输，为数字广播电视交互式业务的扩展提供了技术保障，使用户能够通过有线电视网络可靠地传输IP通信量，使用视频点播（VOD）、远程教育、图文电视、数据通信、计算机通信等在上行通道中开展的CATV扩展业务和增值业务。

随着广电HFC双向网络改造的深化，双向业务的日益发展，保障HFC网络的稳定运行日趋重要。

其中很重要的一点就是保障上行通道的传输质量，而影响传输质量的，主要是上行通道中的噪声汇聚和侵入干扰。

由于HFC网络电缆部分是树形拓扑结构，用户终端和电缆设备引入的噪声在上行信道中产生严重的汇集，造成漏斗效应，从而形成噪声的汇聚。

上行信道的噪声干扰问题成为双向HFC网络发展的制约因素。

为了让上行通道更畅通，就应该对反向通道的噪声和干扰进行抑制，同时加强对反向通道进行监测。

要解决上行通道畅通的问题，就是尽可能抑制或削弱上行的噪声和干扰，提高信道的载噪比，再就是对上行通道的噪声和干扰进行通道隔离并能跟踪监测，以便分析该通道噪声和干扰的性状。

我们要构建的反向通道的噪声监控系统，就是要解决反向通道的噪声抑制和监测，通过对反向通道噪声、侵入干扰的监测，及时发现和解决问题。

并且对反向信号的历史数据进一步进行统计分析，分析噪声的历史状况，统计频谱的可用度，对回传频谱进行长期趋势和可用性检测。

图1-1HFC反向通道监测系统布置框图

根据系统的设计要求和性能指标，系统由信号调理、高速A/D采样、DSP数据处理、ARM数据通信等几个主要部分组成。

首先，信号调理部分对来自多路开关的一路RF信号进行滤波、电调衰减、一级放大、二级放大（单端信号转差分信号）和抗混叠滤波，目的在于提高信号的可靠性和数据的精度，保证A/D采样的动态范围；其次，选用高速ADC对输入的RF信号进行采样，A/D技术的进步可以实现高动态范围和低噪声转换，ADC对信号进行滤波、数字化，然后传送到DSP引擎上；其中，FPGA实现系统的逻辑控制，并利用其内部的RAM实现FIFO存储功能，构架ADC与DSP的高速数据缓存；再次，DSP数据处理部分负责管理系统的触发、内存和分析功能，并且利用FFT变换提取信号特征，分析信号的频谱特性；最后，DSP处理完的数据，由ARM负责通过以太网传输到PC机上进行历史数据的保存和实时频谱的分析，并且通过PC机上的软件进行系统的远程控制。

系统方框图如下：

图1-2系统方框图

2信号调理电路

信号调理部分是整个监测系统的前端，介于被测信号和A/D转换之间，其主要是为后续的ADC提供足够幅度的被测信号（1VP-P）,而引入的噪声和非线性又要足够低，以满足系统测量的要求。

为了实现较高信噪比ADC的采样性能，提高信号的可靠性和数据的精度，保证A/D采样的动态范围，设计信号调理部分对来自多路开关的一路RF信号进行抗混叠滤波、电调衰减、一级放大、二级放大（单端信号转差分信号）和低通滤波，电路连接图下图所示。

图2-1前端信号调理电路连接图

3A/D采样电路

模/数转换器（ADC）是一种器件，它把采集到的采样模拟信号经量化和编码后，转换成数字信号并输出。

因此，作为沟通模拟世界和数字世界的桥梁，A/D采样电路的核心。

3.1ADC芯片选择

现代频谱分析仪通常将超外差式和快速傅立叶变换（FFT）结合起来，能测量高达几十GHz的输入信号，并且有良好的动态范围。

但是，超外差式的工作原理（利用频谱搬移的原理，通过变频形式把信号变换到中频进行分析）为信号的测量引入更多的模拟器件，带来更多的干扰源。

为了减少设计难度，简化系统的中频前端的设计，同时由于HFC反向通道的频率范围为5～65MHz，所以，设计选用合适的ADC对60MHz宽的信道进行直接采样。

根据奈奎斯特抽样定理：

能量有限的带限信号，不存在高于W赫的频率分量，完全可从抽样速率为每秒2W的样值序列中恢复出来。

因此，选用采样频率大于120MHz的ADC就满足设计需要。

由于ADC的动态范围（DynamicRange，DR）指标主要取决于转换位数（n），一般来说采用转换位数越高的ADC，其动态范围越高。

3-1

系统要求50dB的动态范围，A/D采样电路作为整个系统的数据采集前端，其动态范围的好坏影响着整个系统的动态范围。

所以为了给整个系统的动态范围提供更大的余量，设计A/D采样电路的动态范围满足60dB。

由公式

（1）可知，理论上10位ADC的信噪比可以达到60.2dB，应该符合设计要求。

但实际上，10位ADC的信噪比根本无法达到这个理论上的最高水平。

此外，信号路径上的其他元件也会为系统添加噪音。

同时也希望能够将ADC的输入信号加以抑制，确保振幅无法达到其峰峰值的范围，因为这样可以避免出现过驱动的现象。

加上即使最微弱的信号也必须比ADC的噪声高6dB以上，所以选择信噪比可以达到66.2dB的11位模/数转换器。

按照以上的分析，根据市场供货情况和性价比分析，选用ADI公司低功耗系列的产品AD80141（11bit、140MSPS）应该是明智的选择。

该产品采用1.8V单电源，在最大采样频率下的功耗为400mW，在70MHz输入频率条件下能保持优良的65.6dBF信噪比（SNR）和85dBc无杂散信号动态范围（SFDR）。

AD80141含有内置基准电压源和采样保持，两个并行低压差分信号（LVDS）输出模式（ANSI-644和IEEE1596.3减小链接范围）容易与现场可编程门阵列（FPGA）连接以及双数据速率模式（DDR）将需要的并行输出数据印制线数量减半。

3.2A/D采样电路设计及实现

国外的A/D技术已经非常成熟，并且片内都集成了取样－保持电路、基准参考电压、编码电路等，只需外加少量器件，即可组成完整的A/D采样电路。

AD80141的连接框图如下图所示。

图3-1AD80141的连接框图

ADC具有与简单模拟放大器相同的性能限制，比如有限增益、偏置电压、共模输入电压限制和谐波失真等。

而且，ADC的采样特性需要更多地考虑时钟抖动和混叠。

其中，ADC的模拟输入信号中的“无用输入”通常会导致“数字化的无用输出”。

所以设计中，模拟信号路径应远离任何快速开关的数字信号线，以防止噪声从这些数字信号线耦合进模拟路径，尽量保持ADC的模拟输入信号“干净”。

使用差分输入信号为ADC提供更强的共模噪声抑制性能，由于有更小的片上信号摆幅，因此一般也能获得更好的交流性能。

ADC的电源使用分离的电源输入，其中一个用于模拟电路，另一个用于数字电路。

并且在尽量靠近ADC的位置使用足够多的去耦电容，同时尽量减少PCB的过孔数量，并减小从ADC电源引脚到去耦电容的走线长度，从而使ADC和电容之间的电感为最小。

避免将去耦电容放在印制板的背面，因为过孔的电感会降低高频时电容的去耦性能。

高速、高分辨率的ADC对所提供的时钟源质量非常敏感，因为时钟源所产生的抖动和相位噪声终将会影响ADC内部电路的工作，从而导致取样点与触发时间关系上的错误，最终以ADC信噪比（SNR）的形式降低了数字化器件的性能。

因此，设计一个低相位噪声（低抖动）的时钟，以保证ADC工作的性能至关重要。

传统的晶体振荡器虽然能提供低抖动时钟信号，但是不能使用到125MHz以上。

为此，选用CY22381作为FPGA的时钟源输入，然后通过FPGA内部的PLL倍频后产生ADC所需的140MHz时钟。

综上所述，给出ADC与FPGA的电路连接图如下所示。

图3-2ADC与FPGA的电路连接图

4DSP数据处理电路设计及实现

DSP数据处理部分的主要功能是实现数字信号的FFT，互谱，平均及时域数据的加窗（为了减少FFT处理过程中由于数据截断引起的频谱泄漏）等处理，并将结果数据缓冲，通过HPI接口传送至ARM。

4.1DSP与FLASH的接口

本系统需要脱机运行，程序的代码也需要在加电后自动装载运行。

在DSP系统中通常用FLASH存储器保存程序，并且在上电或复位时再将存储在FLASH中的程序搬移到DSP片内的RAM中全速运行。

这样既利用了外部的存储单元扩展DSP本身有限的RAM资源，又充分发挥了DSP内部资源的效能。

尽管用户代码在一段时间相对是固定的，但是如果直接将其写到内部RAM中去的话，一方面受容量以及价格的限制，另一方面则在系统代码上显得不是很灵活方便。

另外FLASH是一种高密度、非易失性的电可擦写存储器，而且单位存储比特的价格比传统的EPROM要低，十分适合于低功耗、小尺寸和高性能的系统。

下图口信号图，给出DSP与FLASH的电路连接图如下所示：

图4-1DSP与FLASH的电路连接图

选择外接FLASH加载模式作为DSP系统的引导方式时，CPU在复位信号撤销之后，仍保持复位状态。

此时，位于外部CE1空间的FLASH中的1KB代码通过EDMA被搬入地址0处。

传输完成后，CPU退出复位状态，开始执行地址0处的指令。

可以指定外部加载FLASH的存储宽度，而且EMIF会自动将相邻的8bit/16bit数据合成为32bit的指令。

FLASH中的程序存储格式应当与芯片的Endian模式设置一致。

整个FLASH引导方式的工作过程如下：

（1）设备复位，CPU从CE1空间的起始处拷贝1KB数据到地址0处。

所拷贝的这些数据就包含用户编写的二级引导程序；

（2）拷贝结束，CPU退出复位状态，从地址0处开始运行二级引导程序。

该引导程序按要求将FLASH中的应用程序拷贝到RAM的指定位置。

完成后，引用C程序入口函数c_int00（）；

（3）c_int00（）函数初始化C语言运行环境，然后开始运行应用程序。

4.2DSP与SDRAM的接口

DSP系统使用单片的SDRAM来扩展外部大容量同步动态随机存储器，存储DSP处理完的信号频谱数据以及原始时域数据。

给出C6713B和MT48LC4M16A2的电路连接图如下。

图4-2C6713B和MT48LC4M16A2的电路连接图

4.3DSP与FIFO（FPGA实现）的接口

FPGA实现的FIFO作为DSP的输入缓冲，和DSP的电路连接图如图4-9所示。

FIFO被映射到C6713B的CE3空间，字节地址为OxB0000000^-OxBFFFFFFF。

图4-3DSP与FIFO的电路连接图

DSP的ARE信号作为FIFO的读时钟，FIFO在ARE的上升沿时在总线上输出数据，DSP和FIFO的独立时序参数根据各自的器件手册可查到。

FIFO时间参数:

}}arr数据存取时间;}enc使能建立时间;}OE输出使能到输出有效时间。

DSP的时间参数:

气‘时钟周期，等于ECLKOUT;蝙二输出时滞时间;t、延时，Clock高到//CE或/AOE或/ARE有效;t.r。

建立时间，Clock高前读ED有效;t。

保持时间，Clock高后读ED有效。

外部逻辑最大延迟时间t，为3.8ns。

5电源模块、时钟模块和JTAG模块

5.1电源模块

DSP芯片需要两种电源，分别为CPU核（CVDD）和周边的I/O口（DVDD）供电。

考虑总线竞争的问题，需要设计提供先后供电的两套供电系统：

在加电过程，保证内核电源先于I/O口上电，关闭电源时，保证内核电源后于I/O口关闭。

如果只有内核获得供电，I/O口没有供电，对芯片是不会产生任何损害的，只是没有输入/输出能力而已；如果I/O口已经供电而内核没有加电，那么芯片缓冲/驱动部分的三级管将处在一个未知状态下工作，这是非常危险的。

DSP数据处理板卡利用一个电源芯片TPS54310输出内核电源1.2V，同时驱动一个线性稳压模块TPS75733输出I/O口电源3.3V。

PS54310作为TI公司的SWIFT?

系列的DC/DC转换器（转变输入电压后有效输出固定电压的电压转换器）。

具有低输入电压、输出电压可调节、3A输出电流的同步降压转换器。

精确度可达到参考电压的1％，负载精确度在3A时可高达0.09％。

由TPS54310数据手册可知，悬空引脚SYNC，用R4连接引脚RT到地，可编程选择转换频率280KHz～700KHz。

由公式Fsw＝（100K/R4）×500KHz可知，转换频率为700KHz时，R4取71.5kΩ。

TPS54310的输出电压Vout由分压电阻R1和R2决定，由公式Vout＝VREF×（1＋R1/R2）可知，当Vout＝1.2V（VREF＝0.89V，R1=10kΩ）时，R2取28.7kΩ（1％精密电阻）。

在设计TPS54310外围电路时，可借助SWIFTDesigner软件完成整个设计过程，如图4-12所示。

在确定了输入电压范围、输出电压、输入纹波电压、输出纹波电压、输出电流以及工作频率后，软件会给出芯片外围组件的数值，从而简化了设计复杂度。

TPS75733是TI公司的＋3.3V固定输出、3A输出电流的快速响应LDO。

LDO是一种线性稳压器。

线性稳压器使用在其线性区域内运行的晶体管或场效应晶体管（FET），从应用的输入电压中减去超额的电压，产生经过调节的输出电压。

TPS75733外围电路简单，连接TPS54310的开漏输出引脚PWRGD到TPS75733的使能引脚EN*（低电平有效）驱使其工作，从而实现两套供电系统按顺序供电的设计要求。

DSP数据处理板卡电源的电路连接图如图4-13所示。

图5-1DSP数据处理板卡电源的电路连接图

5.2时钟模块

为了保证C6713B芯片在电源未达到要求的电平时，不会产生不受控制的状态，硬件监控芯片TPS38233-33作为提高系统可靠性加入DSP板卡的电源电路中。

该电路确保DSP在系统加电的过程中，始终处于复位状态，直到DSP的CVDD和DVDD达到要求的电压。

同时，一旦电源的电压降到一定的阀值（88.8％）以下，输出一定宽度的RESET信号强制DSP进入复位状态。

另外，TPS38233-33还带有看门狗功能。

为了保证硬件监控效果，不宜过多的设置对看门狗的操作，只需大于DSP数据处理系统中一个耗时最长的程序循环，即8192点的FFT运算时间（1.07ms）。

因为非受控时间过长，对于实时性要求较高的频谱监测仪来说是不能忍受的。

所以，看门狗定时器的时间设置为2ms即可。

时钟模块C6713B片上集成有PLL以及预分频器D0和其它4个分频器所组成的灵活的PLL控制器，PLL控制器分频或倍频产生不同的时钟信号分别用于的各个部分（如：

CPU内核、片上外设数据总线等）[39]。

DSP板卡的时钟采用25MHz的有源晶振，经CY22381编程输出三种信号源：

100MHz、25MHz和50MHz。

其中100MHz和25MHz接入DSP，作为DSP的时钟源。

特别注意，DSP片内PLL提供独立的供电引脚PLLV，对其要进行必要的滤波，DSP时钟电路连接图如图4-14所示。

其中，引脚ECLKIN接100MHz时钟，单独作为C6713B的EMIF时钟源。

引脚CLKMODE0通过上拉电阻设置为“1”，用于选择引脚CLKIN的25MHz输入作为时钟输入源。

C6713B片上其它各个部分所需的时钟，通过软件对DSP的PLL控制/状态寄存器（PLLCSR）以及PLL倍频系数控制寄存器（PLLM）进行设置产生。

图5-2时钟电路

5.3JTAG模块

JTAG（JointTestActionGroup，联合测试行动小组）是一种国际标准测试协议，主要用于芯片内部测试及对系统进行仿真、调试。

JTAG技术是一种嵌入式调试技术，它在芯片内部封装了专门的测试电路TAP（TestAccessPort，测试访问口），通过专用的JTAG测试工具对内部节点进行测试。

本系统所用的FPGA、DSP和ARM芯片都支持JTAG协议。

通过基于JTAG的边界扫描，对系统的时钟线、地址线、数据总线或任何感兴趣的信号线在电路中进行测试，以观察其状态是高、低或正发生状态跳变，以及信号线是否连通；通过JTAG接口，对FPGA控制单元、DSP数据处理单元和ARM通信单元进行仿真和调试。

标准的JTAG接口只有4条线：

测试数据输入（TDI）、测试数据输出（TDO）、测试时钟（TCK）和测试模式选择（TMS）。

TCK是用于把数据读入TDI引脚并把数据读出TDO引脚的异步时钟。

TMS引脚被用于转换TAP控制器的状态机。

6系统测试数据通信电路设计及实现

最后，DSP处理完的数据，由ARM负责通过以太网传输到PC机上进行历史数据的保存和实时频谱的分析，并且通过PC机上的软件进行系统的远程控制。

ARM通信系统的主芯片选用Samsung公司的ARMCPUS3C4510B。

S3C4510B是基于以太网应用系统的高性价比16/32位RISC微控制器，内含一个由ARM公司设计的16/32位ARM7TDMIRISC处理器核。

ARM7TDMI处理器区别于其它ARM7处理器的一个重要特征是其独有的称之为Thumb的架构策略。

该策略为基本ARM架构的扩展，由36种基于标准32位ARM指令集、但重新采用16位宽度优化编码的指令格式构成。

因此，ARM7TDMI的CPU既能执行32位的ARM指令集，又能执行16位的Thumb指令集，因此允许用户以子程序段为单位，在同一个地址空间使用Thumb指令集和ARM指令集混合编程，采用这种方式，用户可以在代码大小和系统性能上进行权衡，从而为特定的应用系统找到一个最佳的编程解决方案。

总结

本文主要针对HFC网反向通道中的噪声汇聚和侵入干扰，设计及实现了一种基于DSP和Ethernet的实时信号频谱监测系统。

试验证明它可以执行所有的HFC反向通道管理维护所需要的应用，包括：

信号监测、反向通道状况分析、分配系统的安装和维护、工程安装验收以及分级别的实时信号监测。

基于DSP和Ethernet的实时信号频谱监测系统所有的组件都是以低冗余、多弹性、高性价的方式紧密结合起来的。

系统利用多路的高速数字采集系统对输入的RF信号实现高动态范围和低噪声的数字转换，具有极高的扫描速度和高速数据采集能力；利用FPGA芯片实现了实时系统大容量数据的缓存、时钟管理和逻辑控制功能；利用DSP的高速数据处理能力，在多个域中分析随时间变化的RF信号；并通过ARM芯片构架的以太网通信系统对某个区域内的大数量和分散的HFC反向通道进行实时的信号频谱监测，及时发现问题和分析问题，同时可以在上位机中对所保存的频谱数据进行统计分析。

实时信号频谱监测系统与基于瞬态开关的噪声抑制系统组成了一套新颖的HFC反向通道噪声监测和抑制解决方案，调用DSP的噪声提取算法模块，实时监测HFC反向通道的噪声，并利用噪声抑制系统控制HFC上行的汇聚支路数，减少上行噪声的汇聚。

从而保障CATV网络上行信道的数据通信，实现可靠的上行数据传输，为分利用HFC双向网开展数字广播电视交互式业务的扩展提供了技术保障。

本课题完成了基于DSP和Ethernet的实时信号频谱监测系统整体样机的设计及实现，但是在许多方面还有待加强和改进。

期望改善前端信号调理电路的设计，减少底部噪声对信号采集的影响，进一步提升整个系统的动态范围。

改进系统的高速数字电路的PCB布局，完善系统的信号完整性设计。

计划研发现场手持式综合信号分析仪作为系统的选配件，配合现实时信号频谱监测系统的使用，方便调试现场的工程师利用手持分析仪在同一屏幕中对