隔离技术研究及应用.docx
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隔离技术研究及应用
隔离技术的研究与应用
系电子信息工程系（宋体三号）
专业姓名
班级学号_______________
指导教师 职称
指导教师 职称
设计时间2012.9.15－2013.1.4
摘要
随着半导体集成电路技术的不断发展，要求在有限的晶圆表面做尽可能多的器件，晶圆表面的面积变得越来越紧张，器件之间的空间也越来越小，因此对器件的隔离工艺要求越来越高。
本课程设计主要介绍了半导体制造工艺中隔离技术的作用和发展，简单描述了结隔离、介电质隔离、局部氧化隔离工艺和浅沟槽隔离等常用隔离技术。
由于集成电路的发展，其他的隔离技术已不适应现在的半导体工艺，本文以浅槽隔离技术工艺为重点详细介绍了隔离技术在半导体中的应用浅沟道隔离是目前大规模集成电路制造中用于器件隔离的主要方法。
关键词：
结隔离，介电质隔离，局部氧化隔离工艺，STI
目录
摘要2
目录3
第1章绪论5
1.1集成电路工艺技术概述5
1.2隔离技术简介5
第2章隔离技术的原理7
2.1隔离技术的原理7
2.2隔离技术的新发展7
第3章隔离技术的工艺及发展8
3.1结隔离8
3.2介电质隔离9
3.3局部氧化隔离（LOCOS）工艺10
3.4浅沟槽隔离（STI）工艺简介12
第4章浅沟槽隔离技术15
4.1浅沟槽隔离技术（ST工）在半导体器件中的作用15
4.2浅沟槽隔离刻蚀步骤16
4.2.1隔离氧化层成长16
4.2.2氮化物淀积16
4.2.3光刻掩膜16
4.2.4浅沟槽刻蚀17
4.3隔离技术的关键工艺17
4.3.1氧化和氮化硅生长17
4.3.2沟壑（Trench）光刻与刻蚀17
4.3.3二氧化硅CMP18
总结与展望20
参考文献21
致谢22
第1章绪论
1.1集成电路工艺技术概述
当今的人类社会已经进入了信息时代，信息技术的发展可谓是日新月异，以一日千里这样一个不可思议的速度向前飞速发展着，这样一个飞速发展的基石，是集成电路芯片的制造。
在我们的日常工作生活中，像DVD、数字照相机、数字摄像机等家庭数码电器、个人通信设备、个人电脑以及互联网的高速发展和普及，己经成为现代人类生活中必不可少的部分，而这一切都离不开一个核心---芯片，集成电路的出现是造成多媒体时代兴起的主要原因。
让我们回顾一下整个集成电路的诞生过程，在二十世纪初，量子力学的诞生为半导体技术提供了理论基础。
1945年，BELL实验室成立了由肖克莱、巴丁和布莱顿三人组成的固体物理研究小组，并于1949年由肖克莱提出了结型晶体管理论。
1950年，结型晶体管制造成功。
1959年，金属-氧化物-半导体结构（MOS）诞生，人们以之为原型于1962年制成场效应管（MOSFET）。
此后半导体器件类型越来越多，如单结晶体管，双结晶体管等。
上述种种器件及其工艺的迅猛发展，促进了集成电路（IC）的诞生。
1959年，科尔申请了专利，首度提出集成电路的思想。
此后，集成电路工艺便成为了主流，并于1968年左右进入大规模集成电路（LSI）时代、此后，随着集成度的不断提高，从大规模集成电路（LSI）到超大规模集成电路（VLSI）时代，直至当今的甚大规模电路（ULSI），集成电路工艺已进入深亚微米阶段。
近年来，随着半导体产业的迅速发展，半导体晶片不断地朝小体积!
高电路密集度、快速、低功耗方向发展，集成电路现已进入ULS亚微米级的技术阶段。
同时硅晶片直径逐渐增大，2007年以后，直径300mm硅片成为主流产品。
元件内刻线宽度也由0.18um缩减至0.13um、65nm及45nm工艺也逐渐进入量产，金属层数由5~6层向更多层数的目标迈进，器件的尺寸也越来越小，因此对硅晶片表面平整度的要求也随着集成电路技术的飞速发展变得越来越高。
1.2隔离技术简介
现代的CMOS芯片通常在一块普通的硅衬底材料上集成数以百万计的有源器件（即NMOS晶体管和PMOS晶体管），然后通过特定的连接实现各种复杂的逻辑功能或模拟功能，而除了这些特定的功能以外，在电路的设计过程中，通常假设不同的器件之间一般是没有其他的相互影响的。
因此在集成电路制造中必须能够把器件隔离开来，这就需要隔离技术。
最初的隔离技术采用了局部氧化（Loealoxidationorsilicon，Loeos）工艺，它具有制作简单的特点，在3-0.35um的工艺中被广泛采用。
然而由于这种工艺在隔离区会形成鸟嘴，减少了有源区的有效长度，这就大大降低了器件的集成密度。
因此随着器件向深亚微米发展，这种工艺渐渐不能满足各种性能技术上的要求，这就出现了浅沟槽隔离（STI）技术。
浅沟槽隔离（STI）方法实际上就是在硅衬底上位于不同有源器件之间的区域上刻蚀出沟槽，然后再在这些沟槽中填入
材料。
这样的器件隔离工艺可以完全消除局部氧化（LOCOS）隔离工艺所特有的氧化层边缘的鸟嚎形状，由此可以形成更小的器件隔离区。
目前浅沟槽隔离主要采用高浓度等离子体（HighDensityPlasmHDP）来淀积
薄膜。
由于HDP具有良好的填充能力，更好的淀积薄膜特性及更高的产量，所以长久以来，它一直作为首选工艺。
第2章隔离技术的原理
集成电路按照摩尔定律己经发展了近40年，时至今日进入到深亚微米直至纳米时代。
集成电路发展的40年也是不断发展用新技术解决随着器件不断缩小所带来的各种各样问题的40年。
当其特征线宽缩小到0.25微米以下乃至进入纳米阶段后，传统的本征氧化隔离技术已不能适应器件电气特性及小尺寸的要求，成为影响器件性能的制约因素。
2.1隔离技术的原理
所谓的“隔离”是指利用介质材料或反向PN结等技术隔离集成电路的有源区器件，从而达到消除寄生晶体管，降低工作电容和抑制Latch_up的目的。
传统的本征氧化隔离技术（Locos）是利用光刻刻蚀技术在硅基板上的氮化硅上开出氧化窗口，利用氮化硅的掩膜作用在大约1000e的高温下对没有氮化硅覆盖的场区进行氧化。
氧化后氧化层表面将高出硅基板表面，高度大约是氧化膜厚度的55%，形成一定程度的不平坦表面，给后续工艺带来不利影响。
再者，氧化生长时，横向的氧化生长将向器件的有源区延伸，形成所谓的“鸟嘴”现象，“鸟嘴”的出现，不但占据了一定的有源区面积，而且在极小尺寸下，使得漏电流问题越来越突出，极大地影响到器件的性能。
集成电路器件的特征尺寸进入深亚微米时代后，由于微细化和性能方面的影响，一些传统的器件结构将不再适用.传统的本征氧化隔离技术由于漏电流、平化、高温再分布等方面的原因，将被浅沟隔离技术所取代.硅集成电路进入深亚微米时代后，尺寸越来越小，浅沟槽隔离（STI）技术的作用显的更加重要，硅集成电路的设计和制造已无法离开浅沟槽隔离（STI）技术。
同时，STI隔离技术及工艺方法有了很大的发展。
2.2隔离技术的新发展
由于传统的本征氧化隔离技术（LOCOS）的以上问题，已不能适应器件进入到0.25微米特征尺寸后的要求。
浅沟槽隔离技术STI（ShallowTrenchIsolation）的出现正是适应了这种要求。
在第4章本文将重点介绍STI工艺。
第3章隔离技术的工艺及发展
在集成电路中包含电阻器、电容器、二极管、晶体管、熔断器、导体等所有电路元器件。
这些元器件都是以设计好的工艺流程按一定的次序形成的。
一般来说，工艺流程的设计都是围绕着晶体管进行的。
电路的类型由晶体管的类型所决定。
在半导体发展的前30年，一般采用双极型的晶体管和双极型的电路。
双极型的晶体管有较快的运行速度（切换时间），还能控制漏电流。
双极型晶体管的这些性质恰好适用于逻辑电路、放大电路和转换电路（这些都是半导体工业最早的产品）。
这些电路可以满足不断发展的计算机计算功能的需求。
随后MOS晶体管产生。
MOS元件的一个优点是在运行过程中耗能较少。
首先，MOS晶体管在电路中是“关”的状态，不消耗能量，不像双极型晶体管那样在电路中一直要保持“开”的状态，从而会产生热。
其次，MOS晶体管作为控制电压的器件，在运行的过程中，需要的能量比较低。
MOS晶体管可以实现快速，经济的固态存储器的功能，但是早期的金属栅型MOS晶体管有较大的漏电流，而且其参数也不易控制。
尽管如此，MOS晶体管本身的优点仍然促进了MOS存储器电路的发展。
其优点就是尺寸小，在一定的空间内可以做更多的器件，而且切换速度相对较快。
由于MOS元器件优点是密度比较大，所以相邻元件之间的绝缘隔离区域就比较小。
不同的绝缘隔离设计便应用而生。
3.1结隔离
如果两个晶体管或者其他的两个器件互相毗邻，它们会因为短路而不工作。
为了把不同的元器件隔离开来，外延层（EPI）双极型结构诞生了。
从P型晶片开始的，在P型晶片上进行N型扩散。
在N型扩散之后，在晶片的表面沉积上一层N型的外延层，这样一来，就把N型扩散的区域。
埋伏。
在外延层下面。
众所周知，N型区域叫做。
buriedlayer。
或是晶体管的。
埋层。
。
它的作用就是：
当电流从基极出来流向晶片表面集电极时，给集电极电流提供一个低电阻的通道。
外延层沉积之后，将其氧化并且在埋层的两边各开一个孔。
同时要进行P型掺杂步骤，并使其达到P型晶片的表面。
这个掺杂步骤将外延层孤立成一个“N型小岛”，因为它的每边（P型掺杂区）和底部（P型晶片）都被P型掺杂所包围。
每个。
孤岛。
上所形成的元器件就被相互隔离开了（如图2-1）。
因为连在电路中的PN结处于反向模式状态，所以每个元器件是相互绝缘的。
也就是说没有电路流过PN结。
这种设计叫做。
结隔离（junctionisolation）。
或者。
掺杂结隔离（dopedjunctionisolation）。
。
图2-1显示外延层和隔离的双极电路的截面
3.2介电质隔离
在高辐射的环境中，掺杂的结会产生电子或者空穴，从而会破坏结的功能。
这不仅会使元器件失效，而且这种辐射还会淹没对掺杂区的保护。
因此产生了介电质隔离。
图3-2介电质隔离
这种工艺开始是把晶片的表面刻蚀成（pocket）或者沟槽（如图3-2）。
刻蚀之后：
“pocket”的边缘被氧化，而且在“pocket”里面填入多晶硅。
下一步就是把晶片翻转过来，将晶片打磨一直到露出氧化层为止。
经过这些步骤之后，晶片的表面就变成被氧化物绝缘层“pocket”隔开的原始的单晶硅。
电路元器件就做在单晶硅的“pocket”中，每一个“pocket”都被三边的二氧化硅层所包围。
在正常的条件或者在有辐射的环境中，二氧化硅的介电的性质都可以保护漏电流。
3.3局部氧化隔离（LOCOS）工艺
结隔离占用了宝贵的晶片表面面积，而介电质隔离也消耗了晶片的面积而且还需要增添额外的工艺步骤。
另一种方法是局部氧化隔离工艺（如图3-3）。
这种工艺就是在晶片的表面沉积一层氮化硅，然后在进行刻蚀。
活性器件将在氮化硅所确定的区域生成。
对部分凹进区进行氧化。
由于氧气不能穿过氮化硅，所以只有暴露在外面的硅才可能被氧化。
生成的二氧化硅中的硅来自与晶片的表面，由于二氧化硅的密度比硅要小，所以有二氧化硅层的区域要比原始的硅晶片表面稍微高一些。
相对与晶片表面来说，只是部分凹陷。
经过氧化之后，要把氮化硅去掉，只留下空闲区用来生成电器件。
这种局部氧化隔离工艺备受人们欢迎，因此被广泛应用。
图3-3局部氧化隔离工艺
在MOS晶体管之间由于不共享电器件，所以它在一定程度上有自我隔离，但是器件会存在漏电流，特别是当空间变小时。
所以有必要进行隔离来阻止漏电流。
这种结构一般叫做“隧道停止”。
对于这种MOS晶体管之间的隔离，人们更倾向于使用局部氧化隔离技术。
然而在局部氧化隔离技术中，在氮化硅边缘生长的。
鸟嘴（bird’sbeak）。
（如图3-4）是一个亟待解决的问题。
这个。
鸟嘴。
占用了实际的空间，增大了电路的体积。
在性能方面，在氧化过程中，对晶片产生应力破坏。
这种应力是因为氮化硅和硅之间热膨胀性能不同而造成的。
解决应力的办法就是在氮化硅的下面生长一层薄的氧化硅。
我们称它为“垫子氧化层”。
图3-4鸟嘴的形成
图3-5“SWAMI”工艺
如何使“鸟嘴”达到最小，如何降低活性器件区的应力，促使了局部氧化隔离工艺发生了许许多多的变更。
其中就包含由HewlettPackard（如图3-5）开发的SWAMI工艺，这种工艺开始时与标准的局部氧化隔离工艺是一样的。
在淀积氮化硅和“垫子氧化”层（padoxide）之后，用定位敏感的刻蚀剂刻蚀出沟道。
在<100>定向的材料上，沟道壁成60°角，以减少硅的应力。
然后，再生长一层可以减缓应力的氧化层（SRO）和提供等角覆盖的氮化硅层。
在刻蚀之前，再淀积一层由低压气相沉淀而成的氧化层。
这个氧化层是为了保护氮化硅的，以防止它被刻蚀掉。
最后再生成场氧化层。
氮化硅层的长度控制这鸟嘴的界限。
再去掉最初的氮化硅层和减缓应力的氧化层以及第二层氮化硅，只留下比较平坦的晶片表面来做器件。
图3-6浅沟槽隔离工艺（STI）
在MOS电路中，常用到沟道隔离，也叫浅沟槽隔离（STI---shallowtrenchisolation）就是解决由标准的局部氧化隔离带来的“鸟嘴”问题。
浅沟槽隔离工艺（STI）如图3-6所示，下一节将重点介绍。
3.4浅沟槽隔离（STI）工艺简介
随着半导体工艺的发展，器件尺寸越来越小，这就要求在有限的晶片表面上做尽可能多的器件。
但无论如何改进局部氧化绝缘工艺都不能将“鸟嘴”的长度降低到0.1um以下，由此，浅沟槽隔离（STI）工艺被广泛应用并飞速发展。
浅沟槽隔离技术（STI）技术起源于80年代，由于它的高成本和工艺的不成熟性，直到最近一两年才被人们所接受。
该工艺是一种完全平坦的、完全无“鸟嘴”现象的新型隔离技术。
浅沟槽隔离（STI）技术完全回避了高温工艺;严格保证器件有源区的面积;硅基板表面与隔离介质表面完全在同一平面上；改善了最小隔离间隔和结电容。
同时，低温工艺也可以潜在地增加产量，降低成本。
这些优点使得STI隔离成为深亚微米时代器件不可或缺的隔离技术。
浅沟槽隔离技术是在衬底上制作晶体管有源区之间的隔离区的一种工艺，能有效保证N型和P型掺杂区域能彻底隔断。
传统的器件结构使用本征氧化隔离技术，本征氧化隔离技术在N型和P型掺杂区域间通过扩散氧化的方法使
材氧化成
，
利用绝缘的特性做到N型和P型掺杂区域的隔离。
浅沟槽隔离技术在N型和P型掺杂区域中先将Si刻蚀掉，形成一个浅沟槽，然后在沟槽中填入绝缘的物质，达到隔离的目的。
浅沟槽隔离技术比传统的本征氧化隔离技术，可以减少电极间的漏电流，承受更大的击穿电压。
由于Si刻蚀速率远大于Si的氧化速率，所以对产能有着很大的促进。
但由于硅集成电路设计的多样性，所以对浅沟槽隔离的要求也随着产品的设计有诸多变化，主要表现在浅沟槽的深度，浅沟槽的侧壁的角度。
一般来说。
浅沟槽的深度从150纳米到500纳米，侧壁的角度从80度到90度之间，此外，侧壁的形状也有不同。
STI隔离技术是一种全新的、完全不同于传统的LOCOS隔离的新型隔离技术，主要适应极小尺寸器件对极小特征尺寸、器件可靠性的要求。
在极小尺寸下，要求场区和有源区的面积非常小；同时，对器件的漏电流也极为敏感。
STI隔离工艺主要有以下各关键工艺：
氧化和生长氮化硅、沟壑光刻刻蚀、高密度等离子体、二氧化硅生长二氧化硅CMP、氮化硅去除等。
氧化和生长氮化硅的主要作用是作为介质二氧化硅填充后进行CMP研磨的停止层。
它的厚度由CMP研磨的不均匀性和过研磨的量所决定。
生长氮化硅的工艺技术与LOCOS隔离工艺中使用的生长氮化硅的工艺完全相同。
光刻与刻蚀是集成电路制造工艺中的微细加工部分，它决定着电路图形的精确实现。
STI刻蚀形状的控制是一个很重要的工程。
主要是使用两步刻蚀来形容形成沟壑：
一是刻蚀作为CMP停止层的表现介质层；二是刻蚀硅衬底。
目前，高端的刻蚀技术把这两个刻蚀步骤综合在一起，以提高生产性和降低成本。
在传统的LOCOS隔离工艺中，有源区之间的隔离是靠热氧化二氧化硅实现的。
在STI的隔离工艺中，是靠填充在有源区之间的氧化硅介质层来实现。
所以，氧化硅的填充是STI隔离的关键工艺。
在HDPCVD二氧化硅填充前，先利用热氧化在刻蚀后的沟壑表面生长一层薄氧化膜。
其主要作用是增加HDPCVD二氧化硅填充时与沟壑界面的附着性。
由于沟壑的宽度极小、深度较深，利用常规的介质膜生长方法来填充比较困难，即易形成填充空洞。
高密度等离子体HDPCVD优良填充能力正好满足STI对沟壑填充的要求。
二氧化硅CMP是平坦化技术的一个飞跃，真正实现了器件制造中的完全平坦化。
它是利用液态的化学研磨液对晶圆表面实施微研磨，使得晶圆凹凸不平的表面平坦化的一种新型的平坦化工艺技术。
STI隔离对于改善器件隔离性能、减小器件尺寸、以及平坦化工艺等方面的优越性已被越来越多的人们所认识。
对于相同的器件，STI隔离相对于传统的LOCOS隔离可以减小场区面积30%左右，抗漏电能力提高3倍左右。
特别是对于深亚微米器件，STI隔离相对于LOCOS隔离的优越性更显著。
所以STI隔离技术是集成电路器件进入0.25微米时代以后的非常理想的可以代替LOCOS隔离的隔离技术。
虽然现在工艺开发、工艺集成等方面还有待于不断改进、不断优化，但随着STI隔离工艺的不断发展，相信在不久的将来，它将全面代替LOCOS隔离工艺而被广大的制造厂商所采用，使得集成电路的性能和指标出现新的飞跃，对微电子技术的发展产生重大影响。
第4章浅沟槽隔离技术
集成电路的高速发展，半导体制造技术也不停的进化，现在一般IC公司主流的工艺已经进入纳米级的，而PN隔离、介电质隔离、局部氧化隔离（LOCOS）显然不适用现在的工艺，所以本文主要用STI来讲述现代隔离技术的工艺方法。
4.1浅沟槽隔离技术（ST工）在半导体器件中的作用
图4-l所示的结构为一个典型集成电路半导体器件的剖面不意图，STI在其中的作用是将N型和P型掺杂区域彻底隔断，消除这2个掺杂区间可能存在的漏电流，避免相临器件间的短路发生。
图4-1半导体器件的剖面示意图
为了达到隔离的目的传统的器件结构使用本征氧化隔离技术，本征氧化隔离技术在N型和P型掺杂区域间通过扩散氧化的方法使Si氧化成
，如图4-1，利用
绝缘的特性做到N型和P型掺杂区域的隔离。
由于Si的氧化速率很慢，且形成的氧化结很浅，在器件结构越来越小，功率越来越大的今天，扩散氧化的方法很难满足隔离的要求。
浅沟槽隔离技术在N型和P型掺杂区域中先将Si刻蚀掉，形成一个浅沟槽，然后在沟槽中填入绝缘的物质，达到隔离的目的，如下图4-2。
浅沟槽隔离技术比传统的本征氧化隔离技术，绝缘层可以更深，可以减少电极间的漏电流，承受更大的击穿电压。
4-2隔离示意图
浅沟槽隔离技术（ST工）形成过程
浅沟槽隔离刻蚀前的结构由光刻胶掩膜，氮化硅层，氧化硅层，硅组成。
需要将光刻胶掩膜未覆盖处的氮化硅层，氧化硅层完全刻蚀掉，然后将下部的硅刻蚀掉一定的量，使硅产生一个沟槽。
4.2浅沟槽隔离刻蚀步骤
浅沟槽隔离刻蚀步骤分4个主要步骤完成:
隔离氧化层成长，氮化物淀积，光刻掩膜，浅沟槽刻蚀：
4.2.1隔离氧化层成长
硅片到达扩散区后，进行清洗以除去沾污和氧化。
经过漂洗和甩干之后，硅片进入高温氧化设备。
生长一层氧化物，这层氧化物将作为隔离层保护有源区在去掉氮化物的过程中免受化学沾污。
4.2.2氮化物淀积
硅片被放入高温的低压化学气相淀积设备。
在设备的腔体中氨气与二氯硅烷发生反应，在硅片表面生成一层氮化硅
；这层氮化硅在整个浅沟槽隔离形成的过程中有两个作用：
l）、氮化硅是一层坚固的掩膜材料，有助于在STI氧化物淀积过程中保护有源区，2）、氮化硅可以在化学机械抛光这一步中充当抛光的阻挡材料。
4.2.3光刻掩膜
硅片从扩散区转移到光刻区后，在涂胶/显影机中经历一系列的工艺步骤，最终由光刻机将特定掩膜的图形直接刻印在涂胶的硅片上。
光刻后的硅片检测包括尺寸检测!
缺陷检测以及目检，如有重大缺陷可以将硅片去胶然后返工。
4.2.4浅沟槽刻蚀
要求光刻胶的刻印图形保护硅片上那些不需要刻蚀的区域，没有光刻胶保护的区域被离子和强腐蚀性的化学物质刻蚀掉氮化硅，氧化硅以及硅。
刻蚀机利用大功率的射频能量在真空反应腔中将氟基或氯基的气体离化。
射频能量分解分子，离化原子，使反应腔中充满了多种等离子体成分。
这些等离子体成分通过物理刻蚀，化学刻蚀将硅片上定义为隔离区的硅移走。
每一步刻蚀工艺完成后，硅片都要去胶并在一系列化学试剂中清洗。
4.3隔离技术的关键工艺
STI隔离技术是一种全新的、完全不同于传统的LOCOS隔离的新型隔离技术，主要适应极小尺寸器件对极小特征尺寸!
器件可靠性的要求。
在极小尺寸下，要求场区和有源区的面积非常小;同时，对器件的漏电流也极为敏感。
STI隔离工艺主要有以下各关键工艺：
氧化和氮化硅生长、沟壑光刻刻蚀、高密度等离子体二氧化硅生长、二氧化硅CMP、氮化硅去除等工艺步骤。
4.3.1氧化和氮化硅生长
氮化硅的主要作用是作为介质二氧化硅填充后进行CMP研磨的停止层。
它的厚度由CMP的研磨不均一性和过研磨的量所决定，其膜厚大约在120~150nm。
生长氮化硅的工艺技术与Loc0S隔离工艺中所生长氮化硅的工艺完全相同。
在此之前利用热氧化生长的氧化膜，厚度大约15nm左右，主要是为了缓解硅基板与氮化硅膜之间的应力匹配，起到缓冲作用。
4.3.2沟壑（Trench）光刻与刻蚀
光刻与刻蚀是集成电路制造工艺中的微细加工部分，它决定着电路图形的精确实现。
STI刻蚀形状的控制是一个很重要的工程。
主要是使用两步刻蚀来形成沟壑：
一是刻蚀作为CMP停止层的表面介质层；二是刻蚀硅衬底。
目前，高端的刻蚀技术将把这两个刻蚀步骤综合在一起，以提高生产性和降低成本。
理想的刻蚀后的沟壑形状是一个正梯形，倾斜度范围为75-89度。
通常用来控制沟壑形状的方法是利用CLZ，
和
等刻蚀气体，他们被认为在被用作硅刻蚀时可以产生聚合体产物。
这些产物可以在沟壑刻蚀时形成正梯形。
但是有一个缺点，这些产物可能覆盖在等离子体反应器的其他表面，带来工艺稳定性和尘埃等方面的问题。
控制沟壑形状的第二个方法是利用刻蚀产物的淀积特性。
刻蚀时的产物将重新淀积在沟壑的侧壁，重新淀积的数量将决定梯形的倾斜度。
4.3.3二氧化硅CMP
CMP是平坦化技术的一个飞跃，真正实现了器件制造中的完全平坦化。
它是利用液态的化学研磨液对晶圆表面实施微研磨，使得晶圆凹凸不平的表面变得平坦化的一种新型的平坦化工艺技术。
虽然CMP已应用在电子工业中，但其物理和化学的工艺机理还不是很清楚。
在CMP过程中，同时存在化学反应过程和机械研磨过程，二者共同占据主导地位。
它是利用一些高ph值的研磨浆液来研磨晶圆的表面使其平坦化。
在研磨液和被研磨的介质物之间存在一些化学反应，极薄的表面层被氢基化后，被随后的机械研磨所去除。
CMP主要是在完成沟壑的完美填充后，去除表面多余的氧化硅膜，并达到表面的完全平坦化。
当沟壑填充的氧化膜的CMP速率与氮化硅的CMP速率相当时，则氮化硅CMP后的表面与沟壑填充的氧化硅大约在同一平面上。
由于在CMP后的洗净中会有一点氧化膜损失，所以氮化硅膜厚度将决定有源区表面与填充沟壑的氧化层表面之间的台阶高度。
填充沟壑的氧化层应当足够厚以避免寄生边角晶体管效应的产生。
在此限度内通过优化氮化硅在CMP后的残留厚度，来获得精确的场区图形。
有源区的氧化层必须被抛去，以使其下部的氮化硅膜暴露出来，并与沟壑中的氧化膜处于同一平面。
实际上，孤立的!
窄的图形结构上的研磨速率比密集排列或宽广区域的图形结构上研磨速率要快。
研磨凹凸不平的晶圆表面，突起部分所承受的压力远高于凹
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