电路元器件命名规范及布线规范.docx
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电路元器件命名规范及布线规范
元器件命名规范：
注意区分大小写
电阻：
R？
阻值：
10R，10k，10M
电容：
C?
容值：
1pF，1nF，1uF，如果属于有极性电容，需在原理图与PCB图上标注正极性标号
电感：
L?
感值：
1nH，1uH，1mH
集成电路：
U？
PCB封装要求：
如为双排引脚，需用半圆形缺口指示第一脚，如为四方型引脚，应在第一脚的丝印框外加圆点，且丝印框做切脚处理，丝印框应比元器件的塑封壳略大，保证芯片焊接后依然能从丝印层分辨出第一脚的位置
接插件：
J?
原理图信息描述要求：
标注出接插件的特性，例如是插针还是插座，插针的数目，间距等信息，如M-16*2-100mil
PCB封装要求：
应能从丝印层上明确第一脚，
晶体/晶振：
X？
标注：
10MHz，10kHz
排阻：
RP？
阻值标注如电阻，并注明所包含电阻个数，如10R*4
测试点：
T?
三极管：
Q?
二极管：
D?
需要在PCB上进行标注正极性标号
开关、继电器：
K？
输出连接器（如BNC，SMA）：
P？
原理图：
标注连接器的特性，如BNC母头，直插，标注为BNC-F-S，如果为90度，则标注为BNC-F-R
磁珠：
FB?
标注100M时候的阻抗值，如100M-600R
电气网络的命名规范：
采用英文命名，可采用缩写，但意义应尽量明确
如：
本地地址线：
LA
本地数据线：
LD
本地读：
LRD
本地写：
LWR
数字地：
DGND，模拟地，AGND，输出地:
OGND，电源地：
PGND
电源：
应明确标明电压值，分清模拟和数字电源，模拟电源用A开头，数字电源用D开头，如A+5V，D+5V，如属于芯片专用电源，还应注明芯片名称，如9739A+5V
参考时钟输入：
RCLK_IN
采样时钟输入：
SCLK_IN
触发信号输出：
Trigger_OUT
项目设计初期准备：
1、明确电路原理，确定电路的框图，应结合本模块所要完成的功能技术指标逐项的分析
2、说明各模块的作用、模块间的连接线、电源需求，对功能模块的命名应该具有较强的可读性，命名采用英文
3、说明本模块与整个系统中其它模块的接口（包括接口的电气参数和物理参数）
原理图设计：
1、按照项目设计中所分的模块进行原理图设计
2、设计时，原理图图纸大小采用A4尺寸，一张原理图不完成一个以上模块功能，如一张A4图纸放不下，请对元器件进行分part设计
3、对元器件的命名请严格按照命名规范进行，对元器件的封装的命名也严格按照pdf资料上的命名进行，部分电气网络的命名也按照规范进行
4、对部分有特殊要求的信号线应在原理图上进行标注，如阻抗、电压范围、电流大小、电压大小等
5、分原理图的输入输出接口应在图上进行标识，并采用不同的端口符号以明确信号的方向
封装设计：
1、检查哪些封装是教研室元器件封装库中已有的，如已有封装，请沿用
2、对于没有的封装，按照pdf资料设计相应的封装，并进行命名，相应的封装设计完成后，提交讨论，合格后放入封装库中
PCB设计：
布局阶段
1、载入器件，并检查是否所有器件均正确载入
2、进行预布局、设置板框尺寸、设置安装孔大小及位置、接插件等需要定位的器件位置，同时将左下角的定位孔定义为参考点，按工艺设计规范的要求进行尺寸标注
3、规划电路板层数及层定义，预布局完成后提交讨论，并阐明布局和层数安排的考虑
注意事项：
1.布局遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局．
2.布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件．
3.布局应尽量满足以下要求:
总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分．
4.相同结构电路部分，尽可能采用“对称式”标准布局；
5.按照均匀分布、重心平衡、版面美观的标准优化布局；
6.器件布局栅格的设置，一般IC器件布局时，栅格应为50--100mil，小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于25mil。
7.同类型插装元器件在X或Y方向上应朝一个方向放置。
同一种类型的有极性分立元件也要力争在X或Y方向上保持一致，便于生产和检验。
8.发热元件要一般应均匀分布，以利于单板和整机的散热
9.元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元器件周围要有足够的空间。
10.BGA与含界面相邻元件的距离>4mm。
其它贴片元件相互间的距离>0.7mm；贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm；有压接件的PCB，压接的接插件周围5mm内不能有插装元、器件，在焊接面其周围5mm内也不能有贴装元、器件。
11.IC去耦电容的布局要尽量靠近IC的电源管脚，并使之与电源和地之间形成的回路最短。
12.元件布局时,应适当考虑使用同一种电源的器件尽量放在一起,以便于将来的电源分隔。
13.用于阻抗匹配目的阻容器件的布局，要根据其属性合理布置。
i.串联匹配电阻的布局要靠近该信号的驱动端，距离一般不超过500mil。
ii.匹配电阻、电容的布局一定要分清信号的源端与终端，对于多负载的终端匹配一定要在信号的最远端匹配。
布线阶段
1.确认板上的关键网络，如电源、时钟、高速总线等，了解其布线要求
2.布线时关键信号线优先：
模拟小信号、高速信号、时钟信号和同步信号等关键信号优先布线
3.密度优先原则：
从单板上连接关系最复杂的器件着手布线。
从单板上连线最密集的区域开始布线。
4.尽量为时钟信号、高频信号、敏感信号等关键信号提供专门的布线层，并保证其最小的回路面积。
必要时应采取手工优先布线、屏蔽和加大安全间距等方法。
保证信号质量。
5.电源层和地层之间的EMC环境较差，应避免布置对干扰敏感的信号。
6.有阻抗控制要求的网络应布置在阻抗控制层上。
7.在PCB的右下角标注PCB的版本号，版本命名的原则：
隶属项目代号+电路功能+版本，如ES6981ddsver1.0
布线相关注意事项：
1.地线回路规则：
环路最小规则：
即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小。
针对这一规则，在地平面分割时，要考虑到地平面与重要信号走线的分布，防止由于地平面开槽等带来的问题；在双层板设计中，在为电源留下足够空间的情况下，应该将留下的部分用参考地填充，且增加一些必要的孔，将双面地信号有效连接起来，对一些关键信号尽量采用地线隔离，对一些频率较高的设计，需特别考虑其地平面信号回路问题，建议采用多层板为宜。
2.窜扰控制
串扰（CrossTalk）：
指PCB上不同网络之间因较长的平行布线引起的相互干扰，主要是由于平行线间的分布电容和分布电感的作用。
克服串扰的主要措施是：
1）加大平行布线的间距，遵循3W规则。
2）在平行线间插入接地的隔离线。
3）减小布线层与地平面的距离。
3.屏蔽保护
对应地线回路规则，实际上也是为了尽量减小信号的回路面积，多见于一些比较重要的信号，如时钟信号，同步信号；对一些特别重要，频率特别高的信号，应该考虑采用铜轴电缆屏蔽结构设计，即将所布的线上下左右用地线隔离，而且还要考虑好如何有效的让屏蔽地与实际地平面有效结合。
4.走线的方向控制规则：
即相邻层的走线方向成正交结构。
避免将不同的信号线在相邻层走成同一方向，以减少不必要的层间窜扰；当由于板结构限制（如某些背板）难以避免出现该情况，特别是信号速率较高时，应考虑用地平面隔离各布线层，用地信号线隔离各信号线。
5.走线的开环检查规则：
一般不允许出现一端浮空的布线（DanglingLine），测试点除外。
主要是为了避免产生"天线效应"，减少不必要的干扰辐射和接受，否则可能带来不可预知的结果。
6.阻抗匹配检查规则：
同一网络的布线宽度应保持一致，线宽的变化会造成线路特性阻抗的不均匀，当传输的速度较高时会产生反射，在设计中应该尽量避免这种情况。
在某些条件下，如接插件引出线，BGA封装的引出线类似的结构时，可能无法避免线宽的变化，应该尽量减少中间不一致部分的有效长度。
7.走线终结网络规则：
在高速数字电路中，当PCB布线的延迟时间大于信号上升时间（或下降时间）的1/4时，该布线即可以看成传输线，为了保证信号的输入和输出阻抗与传输线的阻抗正确匹配，可以采用多种形式的匹配方法，所选择的匹配方法与网络的连接方式和布线的拓朴结构有关。
A.对于点对点（一个输出对应一个输入）连接，可以选择始端串联匹配或终端并联匹配。
前者结构简单，成本低，但延迟较大。
后者匹配效果好，但结构复杂，成本较高。
B.对于点对多点（一个输出对应多个输出）连接，当网络的拓朴结构为菊花链时，应选择终端并联匹配。
当网络为星型结构时，可以参考点对点结构。
星形和菊花链为两种基本的拓扑结构,其他结构可看成基本结构的变形,可采取一些灵活措施进行匹配。
在实际操作中要兼顾成本、功耗和性能等因素，一般不追求完全匹配，只要将失配引起的反射等干扰限制在可接受的范围即可。
8.走线闭环检查规则：
防止信号线在不同层间形成自环。
在多层板设计中容易发生此类问题，自环将引起辐射干扰。
9.走线的分枝长度控制规则：
尽量控制分枝的长度，一般的要求是Tdelay<=Trise/20
10.走线的谐振规则：
主要针对高频信号设计而言，即布线长度不得与其波长成整数倍关系，以免产生谐振现象。
11.走线长度控制规则：
即短线规则，在设计时应该尽量让布线长度尽量短，以减少由于走线过长带来的干扰问题，特别是一些重要信号线，如时钟线，务必将其振荡器放在离器件很近的地方。
对驱动多个器件的情况，应根据具体情况决定采用何种网络拓扑结构。
12.倒角规则：
PCB设计中应避免产生锐角和直角，产生不必要的辐射，同时工艺性能也不好。
13.器件去藕规则：
A.在印制版上增加必要的去藕电容，滤除电源上的干扰信号，使电源信号稳定。
在多层板中，对去藕电容的位置一般要求不太高，但对双层板，去藕电容的布局及电源的布线方式将直接影响到整个系统的稳定性，有时甚至关系到设计的成败。
B.在双层板设计中，一般应该使电流先经过滤波电容滤波再供器件使用，同时还要充分考虑到由于器件产生的电源噪声对下游的器件的影响，一般来说，采用总线结构设计比较好，在设计时，还要考虑到由于传输距离过长而带来的电压跌落给器件造成的影响，必要时增加一些电源滤波环路，避免产生电位差。
C.在高速电路设计中，能否正确地使用去藕电容，关系到整个板的稳定性。
14.器件布局分区/分层规则：
A.主要是为了防止不同工作频率的模块之间的互相干扰，同时尽量缩短高频部分的布线长度。
通常将高频的部分布设在接口部分以减少布线长度，当然，这样的布局仍然要考虑到低频信号可能受到的干扰。
同时还要考虑到高/低频部分地平面的分割问题，通常采用将二者的地分割，再在接口处单点相接。
B.对混合电路，也有将模拟与数字电路分别布置在印制板的两面，分别使用不同的层布线，中间用地层隔离的方式。
15.孤立铜区控制规则：
孤立铜区的出现，将带来一些不可预知的问题，因此将孤立铜区与别的信号相接，有助于改善信号质量，通常是将孤立铜区接地或删除。
在实际的制作中，PCB厂家将一些板的空置部分增加了一些铜箔，这主要是为了方便印制板加工，同时对防止印制板翘曲也有一定的作用。
16.电源与地线层的完整性规则：
对于导通孔密集的区域，要注意避免孔在电源和地层的挖空区域相互连接，形成对平面层的分割，从而破坏平面层的完整性，并进而导致信号线在地层的回路面积增大。
17.重叠电源与地线层规则：
不同电源层在空间上要避免重叠。
主要是为了减少不同电源之间的干扰，特别是一些电压相差很大的电源之间，电源平面的重叠问题一定要设法避免，难以避免时可考虑中间隔地层。
18.3W规则：
为了减少线间串扰，应保证线间距足够大，当线中心间距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。
如要达到98%的电场不互相干扰，可使用10W的间距。
19.20H规则：
由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰。
称为边沿效应。
解决的办法是将电源层内缩，使得电场只在接地层的范围内传导。
以一个H（电源和地之间的介质厚度）为单位，若内缩20H则可以将70%的电场限制在接地层边沿内；内缩100H则可以将98%的电场限制在内。
20.五---五规则：
印制板层数选择规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板，这是一般的规则，有的时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整的地平面层。
自检项目
设计完成后，先自行检查以下项目。
1.检查高频、高速、时钟及其他脆弱信号线，是否回路面积最小、是否远离干扰源、是否有多余的过孔和绕线、是否有垮地层分割区
2.检查晶体、变压器、光藕、电源模块下面是否有信号线穿过，应尽量避免在其下穿线，特别是晶体下面应尽量铺设接地的铜皮。
3.检查定位孔、边框尺寸是否与设计要求一致。
4.检查器件的序号的摆放规则，无丝印覆盖焊盘；检查丝印的版本号是否符合版本升级规范，并标识出。
5.报告布线完成情况是否百分之百；是否有线头；是否有孤立的铜皮。
6.检查电源、地的分割正确；单点共地已作处理；
7.填写PCB设计（归档）自检表，连同设计文件一起提交
布线注意事项：
1、参照布线规则进行
2、对于FPGA这种可配置引脚的，一定要注意引脚的重分配，最好的方法是打出引脚分布图，将可用引脚尽量引出，注意层次的安排，再根据所要连接的引脚重新对引脚进行分配
3、对于电阻、电容等较小封装的器件，禁止在两个引脚之间进行打孔
4、对于方形芯片，引脚打孔尽量打在元器件的外围，而不要打在元器件的内部
5、高速信号，尤其是模拟信号布线时，要注意阻抗问题，先联系印制板生产厂家，询问特征阻抗下，线的宽度应该是多少，投板的时候也需要说明
6、去耦电容一定要靠近芯片的电源引脚，接地端直接打孔接地，一般情况下不用连接到芯片的地引脚上，切忌离芯片很远去放置去耦电容
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