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集成电路工艺流程

集成电路中双极性和 CMOS 工艺流程

摘 要：

本文首先介绍了集成电路的发展，对集成电路制作过程中的主要操作进行了简要

讲述。

双极性电路和 MOS 电路时集成电路发展的基础，双极型集成电路器件具有速度高、

驱动能力强、模拟精度高的特点，但是随着集成电路发展到系统级的集成，其规模越来越

大，却要求电路的功耗减少，而双极型器件在功耗和集成度方面无法满足这些方面的要求。

CMOS 电路具有功耗低、集成度高和抗干扰能力强的特点。

文章主要介绍了双极性电路和

CMOS 电路的主要工艺流程，最后对集成电路发展过程中出现的新技术新工艺以及一些阻

碍集成电路发展的因素做了阐述。

关键词：

集成电路，双极性工艺，CMOS 工艺

ABSTRACT This paper first introduces the development of integrated circuits, mainly operating

in the process of production for integrated circuits were briefly reviewed. Bipolar and MOS circuit

Sas the basis for the development of integrated circuit. Bipolar integrated circuits with high speed,

driving ability, simulated the characteristics of high precision, but with the development of

integrated circuit to the system level integration, its scale is more and more big.So, reducing the

power consumption of the circuit is in need, but bipolar devices in power consumption and

integration can't meet these requirements. CMOS circuit with low power consumption, high

integration and the characteristics of strong anti-interference ability. This paper mainly introduces

the bipolar circuit and CMOS circuit the main technological process.finally, the integrated circuit

appeared in the process of development of new technology and new technology as well as some

factors hindering the development of the integrated circuit are done in this paper.

KEY WORDS integrated circuit, Bipolar process, CMOS process

引言

集成电路（IC）是把多个器件（如晶体管、电阻、电容等）及其间的连线同时制作在

一个芯片上，形成的一块独立的、具有一定功能的整体电路。

从 1947 年 12 月美国贝

尔实验室的巴丁和布拉顿制作出第一只点接触的半导体晶体管至今只有 40 多年

的历史，但其发展速度十分迅速，现在已经应用于我们生活的方方面面，国家

的建设和国防更是离不，开集成电路。

集成电路的出现使电子设备向着微型化、

高速度、低功耗和智能化发展，加快了人类进入信息时代的步伐。

双极型集成

电路器件具有速度高、驱动能力强、模拟精度高的特点，在集成电路发展初期

得到了广泛应用，双极性工艺是集成电路制作的基础，因此掌握基本的双极性

工艺流程的制作过程是掌握集成电路工艺过程的基础。

但是随着集成电路发展

到系统级的集成，其规模越来越大，却要求电路的功耗减少，而双极型器件在

功耗和集成度方面无法满足这些方面的要求。

CMOS 电路具有功耗低、集成度

高和抗干扰能力强的特点。

因此 CMOS 在现在的集成电路中被广泛应用，掌握

基本的 CMOS 的工艺流程也是集成电路学习设计与制作过程中所必须的。

下面

首先对集成电路制作过程作简要讲述，然后对双极性工艺和 CMOS 工艺进行主

要讲解。

最后对集成电路发展过程中出现的新技术以及阻碍集成电路发展的一

些因素做了概述。

1、集成电路简介

Intel 公司的创始人摩尔在 1956 年预测了集成电路发展趋势，指出集成度

随时间指数增长的规律。

1975 年又进一步预测了未来的发展，指出集成度每 18

个月翻一番的增长规律。

集成电路迅速发展的原因主要是：

1、特征尺寸不断缩

小，大约每三年缩小 2 倍。

2、芯片面积不断增大，大约每三年增大 1.5 倍。

3、器件和电路结构不断改进。

集成电路器件制作过程中的主要操作有三种

（1）、形成某种材料的薄膜：

在集成电路的制作过程中要形成二氧化硅膜、多晶硅膜、氮化硅膜、一些金属

的硅化物膜以及作为连线的金属膜，等等。

形成这些薄膜的方法主要是化学汽

相沉积（Chemical Vapor Deposition, 简称 CVD）或物理汽相沉积（Physical

Vapor Deposition, 简称 PVD）。

CVD：

气态反应原料在固态基体表面反应并淀

积成薄膜。

PVD：

真空条件下，用蒸发、溅射、离子轰击等方法产生原子或原

子团，并最终使材料淀积在基片上。

（2）、在各种薄膜材料上形成需要的图形：

图形的加工是通过光刻和刻蚀来完成的。

光刻和刻蚀的作用就是把设计好的集

成电路版图上的图形复制到硅片上。

目前的光刻主要是光学光刻，是把掩膜板

上的图形转移到硅片上。

具体包括甩胶（正胶和负胶）、曝光、显影、刻蚀、去

胶五个步骤。

具体的操作过程如下：

图

（1）光学光刻示意图

●甩胶—在硅片上均匀涂敷一层光刻胶

● 曝光—把涂胶的硅片放在掩膜板下，经过光照（一般为紫外光），使掩膜板上

亮的区域对应的光刻胶被曝光，而掩膜板上暗的区域对应的光刻胶不能被曝光。

●显影—通过物理或化学方法把没曝光的胶（针对负胶）去掉。

显影后掩膜板上

的图形就转移到光刻胶上。

●刻蚀—把没有光刻胶保护的那部分 SiO2 去掉。

刻蚀后掩膜板上的图形就转移

到了 SiO2 膜上，以前采用化学溶液进行刻蚀，称为湿法刻蚀。

但因湿法刻蚀不

能精确控制刻蚀速率，难以实现精细图形。

目前集成电路加工都采用干法刻蚀，

如反应离子（Reaction Ion Etching，简称 RIE）刻蚀。

●去胶—最后去除残留在硅片上的所有光刻胶，就得到了完成某种图形加工的硅

片。

（3）通过掺杂改变材料的电阻率或类型：

在集成电路的制作过程中可以通过扩

散和离子注入的方法来改变材料的电阻率，或改变局部的杂质类型。

为了避免

高温过程对器件和电路性能的影响，目前集成电路主要采用离子注入的方法进

行掺杂。

离子注入是在常温下进行的，但离子注入后需要高温退火处理。

进行

高温退火的作用：

1、激活杂质 2、 进一步扩散 3、损伤恢复。

集成电路是将多个器件及其之间的连线制作在同一个基片上，使器件结构

和分立元件有所不同，即产生寄生的有源器件和无源器件。

寄生效应对电路的

性能有一定的影响，因此各个元件之间的隔离是集成电路中必须考虑的问题。

现阶段比较常用的隔离方法主要有两种：

pn 结隔离和介质隔离。

pn 结隔离的原

理是利用 pn 结的单向导电性，把集成电路中的两个不同器件之间用 pn 结隔离

开，只要使 pn 结处于反偏状态，就可以实现两个器件之间的电学隔离。

而介质

隔离利用的是氧化物的绝缘性，在不同的器件之间形成氧化物隔离环从而达到

器件之间电隔离的目的，比较常用隔离介质是二氧化硅。

二、双极性工艺流程

典型的 pn 结隔离工艺是实现集成电路制造的最原始工艺，迄今为止产生的

双极型集成电路制造工艺都是在此基础上为达到特定的目的增加适当的工序来

完成的。

这里以 pn 结隔离的 npn 晶体管的形成过程为例，介绍双极型集成电路

的制造工艺，下面为其具体过程。

（1）衬底的选择：

为了提高器件性能一般选择，<100>晶向的硅片，因为<100>晶

向的硅界面态密度低，缺陷少，迁移率高。

为了使隔离结有较高的击穿电压同

时又不使外延层在后续工艺中下推的距离太多，衬底的电阻率通常选择

ρ≈10Ω.cm。

（2）第一次光刻----N+隐埋层扩散孔光刻：

一般来讲，双极型集成电路各元器

件均从表面实现互联，所以为了减少集电极串联电阻效应，减小寄生 pnp 晶体

管的影响，在制作元器件的衬底和外延层之间要制作 n+隐埋层。

隐埋层特点

1、杂质固溶度大，以使集电极串联电阻降低；2、高温时在硅中的扩散系数要

小，以减少外延时隐埋层杂质上推到外延层的距离。

3、与硅的晶格匹配好，以

减小应力。

隐埋层形成的具体步骤包括甩胶、掩膜对准、曝光、显影、刻蚀、

去胶、离子注入、去胶等，隐埋层制作完成之后的剖面图如下。

图

（2）隐埋层形成之后剖面图

（3）生长外延层：

n+隐埋层形成之后要生长一层 p 型层来作为 npn 晶体管的集

电极，后面要形成的基极与发射极也是通过在外延层上掺杂来获得的。

外延层

生长时，要对其厚度及电阻率进行分析。

下图为一个制作好了的 npn 晶体管示

意图，从中可以得出外延层的厚度至少要大于隐埋层上推距离、几点结耗尽区

宽度、基区扩散结深以及后道工序生成氧化成所消耗的外延层厚度之和。

为了

击穿电压高，外延层上推小，电阻率应取大；为了减小集电极串联电阻，饱和

压降小，电阻率应取小。

实际制作过程中要根据具体电路折中进行考虑和设计。

图（3）外延层厚度分析图

（4）第二次光刻----P 隔离扩散孔光刻：

为了实现器件之间的隔离外延后对外延

层表面进行氧化，形成一定厚度的氧化层，然后光刻氧化层形成隔离扩散窗口，

再进行 P+扩散和推进，隔离扩散深度应大于外延层厚度（一般为 Tepi 的

125%），目的是使隔离 p+扩散与衬底有一定宽度的接触，以实现较好的电隔离

效果。

图（4）隔离扩散空形成后剖面图

（5）第三次光刻----N 型基区扩散孔光刻：

此次光刻目的是形成 npn 晶体管的基

极，进行基区光刻之后用扩散或离子注入的方法进行基区掺杂，由于基区的浓

度和结深对器件的特性有显著影响，因此基区掺杂一般由掺杂和再分布两步完

成，掺入的杂质一般为 p 或 As 等杂质。

图（5）基极形成之后剖面图

（6）第四次光刻----N+发射区、集电极欧姆接触区光刻：

刻蚀需要进行掺杂的

发射区，发射区光刻的同时形成晶体管发射区和集电区的欧姆接触区。

光刻之

后进行发射区和集电极欧姆接触区进行掺杂，这里的掺杂浓度一般较高，这是

为了使晶体管工作性能较好同时能够形成欧姆接触所必须的。

图（6）发射区形成之后剖面图

（7） 第五次光刻----引线孔光刻：

晶体管工作时要与外部元件或设备进行连接，

因此要把晶体管的各个电极用一定的方式引出，一般都采用金属引线的方式，

这里就是通过光刻把各个电极要淀积金属引线的引线孔暴露出来。

引线孔形成

之后剖面图如下。

图（7）引线孔形成之后剖面图

（8）淀积铝：

如果采用金属铝作为电极引线，则要进行铝的淀积，可以用“蒸

发”或“溅射”的方法在表面淀积一层金属铝。

（9）第六次光刻----反刻铝：

这里的金属铝是作为电极引线，因此只需按照电

路的连接要求刻出相应的铝条形状，把表面多余的铝膜通过反刻除去。

图（8）反刻铝之后剖面图

至此一个 npn 型晶体管就基本形成，为了防止空气中杂质离子及水蒸气等对器

件造成污染，待器件制作完成之后都要淀积一层如磷硅玻璃、氮化硅等作为保

护层。

三、CMOS 工艺流程

由 PMOS 和 NMOS 组成的互补型电路称为 CMOS,CMOS 是

CMOSFET（Complementary Metal Oxide Semiconductor Field Effect Transistor）

的简称。

PMOS 需要 n 型衬底，NMOS 需要 p 型衬底，在 CMOS 电路中要把

PMOS 和 NMOS 制作在一个衬底上，CMOS 电路采用做阱的方法解决了这一问

题。

CMOS电路按结构可分为 n 阱 CMOS、p 阱 CMOS 以及双阱 CMOS 三种

类型，下面以 n 阱 CMOS 为例来讲解其工艺流程，其他类型 CMOS 的工艺流

程与此大体类似。

（1）衬底的选择：

这里和双极性工艺过程的考虑因素类似。

但对于有外延层的

硅片，衬底电阻率很小，在低阻衬底上外延高阻外延层，一些先进的 CMOS 工

艺就采用外延硅片。

（2）制作 n 阱：

首先对原始硅片进行热氧化，形成阱区注入的掩蔽层。

然后用

n 阱掩膜板光刻出 n 阱注入区域，然后进行 p/AS 等掺杂，掺杂之后要进行高温

退火，一方面使杂质激活，另一方面使杂质达到一定的深层分布。

图（9）n 阱形成之后剖面图

（3）场区氧化：

一个集成电路是由大量元器件及其之间的互连线构成的。

在制

作器件的过程中必须解决器件之间的隔离问题。

CMOS 集成电路芯片主要是由

MOS 晶体管及其之间的互连线构成，MOS 晶体管的源区、漏区和沟道区称为

其有源区，有源区之外的区域称之为场区，金属互连线主要分布在场区。

MOS

晶体管之间就是通过场区氧化层进行隔离的。

先在硅片上生成一薄层 SiO2 层作

为缓冲层来减少硅和氮化硅之间的应力。

然后利用掩膜板进行光刻，光刻之后

进行热氧化，在场区形成 SiO2 隔离层。

有源区上保留有 Si3N4 而不能被氧化，

因此称为局部氧化（LOCOS）技术。

在氧化过程中要消耗一定厚度的 Si，如果

需要生长 1μm 的氧化层，需要消耗 0.46μm 厚的硅，则场区和有源区的台阶只

有 0.54μm，这就是 LOCOS 减小氧化层台阶的原理，因此 LOCOS 也称为等平

面原理。

图（10）场氧之后剖面图

（4）制作多晶硅栅：

清洁有源区表面，首先在表面生长一薄层栅极氧化层，然

后进行淀积多晶硅并进行掺杂，最后利用多晶硅栅的掩膜板反刻多晶硅，保留

下来的多晶硅作为 MOS 管的栅极，也可以作为部分连线把 NMOS 和 PMOS 的

栅极连接起来。

图（11）形成多晶硅栅之后的剖面图

（5）形成源、漏区：

利用掩膜板对 NMOS 和 PMOS 的源漏区分别进行光刻和

离子注入，二者都是以光刻胶作为掩蔽膜，n+区和 p+区注入之后同时进行热退

火处理。

注入时，由于有多晶硅栅遮蔽的有源区区域不能进行离子的注入，因

而自然形成 MOS 管的沟道区，称为硅栅自对准。

硅栅自对准可以精确控制沟

道长度减少寄生电容。

图（12）源、漏区形成之后剖面图

（6）形成金属互连线：

为了保证不同导电层之间相互绝缘，并减少互连线的寄

生电容，再淀积金属之前先在整个硅片上淀积较厚的氧化层。

然后，通过光刻

开出有源区和多晶硅栅的引线孔，刻出引线孔后淀积金属铜或铝。

在引线孔处，

金属直接和多晶硅或有源区接触，无引线孔处金属通过厚的氧化层和下面绝缘。

最后通过光刻形成电路所要求的金属互连线图形。

图（13）形成金属互连线之后剖面图

为保护集成电路芯片不受外界的污染，在做好互连线之后还要在芯片上覆

盖一层钝化膜，一般为磷硅玻璃或氮化硅。

因此还要进行一次光刻把集成电路

的芯片的引出端——压点暴露出来，以便在封装时使芯片的压点和管壳的相应

管脚连接起来。

总结

这里仅对双极性工艺和 CMOS 工艺流程做了简要的介绍，对于具体的设计

可能还要添加许多步骤，比如在 CMOS 的制作过程中，通常为了提高场区的开

启电压，要在场区光刻后、局部氧化前进行场区注入。

为了使 MOS 管的阈值

电压达到设计要求，在场区氧化之后要进行选择注入。

为减小短沟道效应和热

载流子效应在 p+和 n+有源区进行注入之前进行轻掺杂等等一些步骤。

此外，

随着技术的发展和集成电路集成度的提高以及器件尺寸的缩小，在器件制作方

面，出现了一些新的技术和方法，比如在在先进的深亚微米 CMOS 制作过程中

与传统的 CMOS 相比就有许多改进:

用浅沟槽隔离代替 LOCOS 隔离、逆向掺杂

和环绕掺杂代替均匀的沟道掺杂、对于 NMOS 和 PMOS 分别采用 n+硅栅和 p+\

硅栅、在沟道区两端形成很浅的源漏延伸区等等。

结合双极性工艺和 CMOS 工

艺形成的 Bi-CMOS 工艺以及 SOI-CMOS 工艺等提供了集成电路制作的新方法。

但随着集成电路集成度的提高器件尺寸不断缩小在集成电路方面出现了一些阻

碍其发展的问题。

例如但器件尺寸减小到一定程度，器件的热噪声、RC 延迟达

到一定的极限使器件不能按正常参数工作的几率增大，导致器件不可靠；随着

器件制作过程的特征尺寸的减小，就需要实现更小尺寸的光刻尺寸，当光刻尺

寸达不到要求时，试图利用超浅结来实现纵向缩小，但这又将面临新的问题；

随着特征尺寸的不断减少特别是发展到超大规模、巨大规模集成电路时，互连

线所占的面积远远超过晶体管所占的面积，此时互连线的寄生效应会对电路产

生显著影响。

由此可以看出，在集成电路及其工艺方面还需要进行更深入的探

究[2,3]。

参考文献：

[1]叶以正、来逢昌、肖立伊、王进祥.集成电路设计[M].北京：

清华大学出版社，2001.

[2] 张兴、黄如、刘晓彦.微电子学概论[M] . 北京：

北京大学出版社，2005.

[3] 甘学温、赵宝瑛、陈中建. 集成电路原理与设计[M]. 北京：

北京大学出版社，2006.