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EDA大作业

EDA技术应用总结报告

基于ＥＤＡ技术的８位十进制数字频率计设计

院（系、部）：

姓名：

班级：

指导教师签名：

2013年11月13日

目录

1EDA发展最新动态 3

1.1功能验证3

1.2混合信号验证3

1.3可制造性设计3

2EDA技术的概念3

3基于ＥＤＡ技术的８位十进制数字频率计4

3.1引言5

3.2软件开发环境4

3.3设计方案5

3.4、数字频率计模块电路设计5

3.4.1分频计设计6

3.4.2测频控制信号发生器设计6

3.4.3８位十进制计数器ｃｎｔ３２ｄ的设计6

3.4.4锁存器ｒｅｇ３２设计7

3.4.5动态扫描译码驱动器ｄｅｃｏｄｅ设计7

3.4.6数字频率计顶层电路图8

3.5硬件测试及验证8

4分析9

5参考文献12

1EDA发展最新动态 

（1）、功能验证（Functional Verification）：

随着制造工艺的进步，单位面积上所能容纳的器件数暴增。

设计师可以有足够的空间设计出前所未有的复杂电路，但是要如何验证这么庞大电路功能的正确性却仍是一项棘手的挑战。

明显地，设计能力以及验证能力中间存在着难以跨越的鸿沟。

研究指出，在整个产品研发周期中，有趋近于80%左右的时间都是花在功能验证上。

因此若要大幅提前产品上市的时间，首要必须解决验证的瓶颈。

传统的仿真工具已经无法应付百万门级以上的设计验证需求，举例来说，单就1分钟的MPEG编码进行Verilog仿真可能要花费数个月的时间；但若是采硬件方针，只需要5分钟。

Mentor持续的在最新的验证技术上进行投资，对于最新的验证方法学也不断推陈出新。

Mentor能帮助客户轻松转化到下一代系统设计和设计方法，以应对设计周期并最大程度减少设计复杂度。

（2）、 混合信号验证（Mixed Signal）：

传统的设计流程是把模拟和数字系统独立开发，常带来设计速度慢、昂贵，甚至不适当的副作用，而Mentor的ADMS混合设计工具所提供的自动化功能可帮助去除这道数模隔阂，能够支持模拟、数字和混合信号设计方法中自上而下（top-down）和由下而上（bottom-up）的验证手段──Eldo工具用于模拟仿真，ModelSim用于数字仿真，让混合信号的SoC设计者能通过与数字电路“硬件描述语言与行为级模型”相仿的工具轻松自动转换。

（3）、DFM（Design for Manufacturing，可制造性设计）：

过去，设计和制造往往也是独立的，在工作上并无太多交集；但对于深亚微米、纳米级时代的到来，给出高良品率的设计的能力是很关键的，对微影和良率分析工具的需求也就跟着风生水起。

这也是为何近年来DFM每年能以15%的速度增长，远高于EDA 2%～3%的年增长率的原因。

整合能提供统计资料的软件工具，以协助改善设计、加强良率是根本之道，此外和晶圆代工厂保持良好的合作关系，以适应工艺的差异也是不可或缺的一环。

为此，Mentor和国内多家晶圆代工厂皆往来密切，以确保国内能使用先进工艺。

 DFM是一种评估制造工艺可变性的设计方法，从而更容易地控制集成电路的制造，达到提高良率并降低生产成本的目的。

其中又以与微影相关的环节影响最大。

OPC（光学接近校正）是让现有光刻设备能够不断向下挑战微影尺寸极限的一种技术。

随着制程工艺的微缩、微影掩膜技术的盛行，用OPC来修正掩膜板，是近来在制造端所兴起的一种热门工艺。

然而这种利用光学邻近效应来进行补偿的OPC做法，也带来了一些问题：

使掩膜板的复杂性倍增，尤其在芯片的线宽进入90nm以下的工艺后。

一旦流片遭遇失败，动辄以数百万美金计的高昂掩模成本，迫使业者努力在设计与制造之间搭起一座桥梁，以串起IP供应商、EDA工具供应商、设计公司、晶圆厂和掩模厂之间的联系，于是对于DFM的呼声便日益高涨。

 DFM对于采晶圆委外代工的Fabless厂家更是迫切，因为以往必须直到产品测试完成，设计公司才能知道产品的良率好坏。

如果没有借助EDA厂商之力在设计早期预测产品可能在生产中遭遇的瓶颈，等到产品生产后才发现成品率低落，这样的幡然省悟，恐怕为时已晚！

光是想想那些报废的亮晃晃芯片和额外的掩膜费用，就足以让肩负项目成败的主事者嘶声痛悔、捶胸顿足一番。

2EDA技术的概念

EDA是电子设计自动化（E1echonicsDes5pAM·toM60n）的缩写。

由于它是一门刚刚发展起来的新技术，涉及面广，内容丰富，理解各异，所以目前尚无一个确切的定义。

但从EDA技术的几个主要方面的内容来看，可以理解为：

EDA技术是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计电子系统到硬件系统的一门新技术。

可以实现逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化，逻辑布局布线、逻辑仿真。

完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片。

EDA技术是伴随着计算机、集成电路、电子系统的设计发展起来的，至今已有30多年的历程。

大致可以分为三个发展阶段。

20世纪70年代的CAD（计算机辅助设计）阶段：

这一阶段的主要特征是利用计算机辅助进行电路原理图编辑，PCB布同布线，使得设计师从传统高度重复繁杂的绘图劳动中解脱出来。

20世纪80年代的QtE（计算机辅助工程设计）阶段：

这一阶段的主要特征是以逻辑摸拟、定时分析、故障仿真、自动布局布线为核心，重点解决电路设计的功能检测等问题，使设计而能在产品制作之前预知产品的功能与性能。

20吐纪如年代是EDA（电子设计自动化）阶段：

这一阶段的主要特征是以高级描述语言，系统级仿真和综合技术为特点，采用“自顶向下”的设计理念，将设计前期的许多高层次设计由EDA工具来完成。

EDA是电子技术设计自动化，也就是能够帮助人们设计电子电路或系统的软件工具。

该工具可以在电子产品的各个设计阶段发挥作用，使设计更复杂的电路和系统成为可能。

在原理图设计阶段，可以使用EDA中的仿真工具论证设计的正确性；在芯片设计阶段，可以使用EDA中的芯片设计工具设计制作芯片的版图：

在电路板设计阶段，可以使用EDA中电路板设计工具设计多层电路板。

特别是支持硬件描述语言的EDA工具的出现，使复杂数字系统设计自动化成为可能，只要用硬件描述语言将数字系统的行为描述正确，就可以进行该数字系统的芯片设计与制造。

有专家认为，21世纪将是四A技术的高速发展期，EDA技术将是对21世纪产生重大影响的十大技术之一。

3基于ＥＤＡ技术的复杂数字电路设计

１引言

随着计算机技术和集成电路技术的快速发展，电子技术设计面临着复杂度不断提高而设计周期不断缩短的矛盾。

为了解决这个问题，就必须采用新的设计方法和使用高层次的设计工具，ＥＤＡ技术应运而生。

高密度可编程逻辑器件ＦＰＧＡ是ＥＤＡ设计所必需的一种编程下载技术，具有易失性，每次重新加电，都要重新装入配置数据；突出优点是可反复编程，系统上电时，给ＦＰＧＡ加载不同的配置数据，即可令其完成不同的硬件功能，这种配置的改变甚至可以在系统的运行中进行，实现系统功能的动态重构。

"在系统可编程"（ＩＳＰ）是指对器件、电路或整个电子系统的逻辑功能可随时进行修改或重构的能力，支持ＩＳＰ技术的可编程逻辑器件称为在系统可编程逻辑器件，它不需要专门的编程器，利用计算机接口和一根下载电缆就可以对器件编程了。

基于ＥＤＡ技术的复杂数字电路设计复杂数字电路传统的硬件设计方法是选择具有固定功能的器件，并按照器件推荐的电路搭建系统，使用的器件种类多，稳定性、可靠性较差，设计者没有足够的灵活性。

而利用ＥＤＡ技术进行设计，由于器件是可编程的，所以硬件的设计可以像设计软件那样方便。

下面以８位十进制（即１００ＭＨｚ）数字频率计设计为例，讨论研究较复杂数字电路在ＥＤＡ开发系统上的设计和实现方法，用ＶＨＤＬ及原理图混合输入法综合实现，并下载到"在系统可编程"实验板上进行测试验证。

２软硬件开发环境

选择ＫＨＦ－５型ＣＰＬＤ／ＦＰＧＡ实验箱为硬件开发系统，其上ＣＰＬＤ／ＦＰＧＡ芯片由５０ＭＨｚ晶振提供振荡频率，１０个数码管采用共阴极７段ＬＥＤ显示，其中８个采用动态扫描显示方式，它们的ａ～ｇ段已分别连接在一起；软件开发平台选择Ａｌｔｅｒａ公司的Ｑｕａｒｔｕｓ７．２。

开发板上８个动态扫描显示数码管连接关系如图１所示。

图１　动态扫描显示数码管连接图

3　设计方案

在ＥＤＡ环境下设计者要做的工作就是实现图１中ＣＰＬＤ／ＦＰＧＡ部分。

根据频率计的工作原理及本次开发环境的具体条件可知，８位十进制数字频率计主要由５个模块组成：

分频器ｃｌｋｄｉｖ、测频控制信号发生器ｆｃｔｒｌ、８位十进制计数器ｃｎｔ３２ｄ、３２位锁存器ｒｅｇ３２、动态扫描译码驱动器ｄｅｃｏｄｅ，其原理框图如图２所示。

图２　数字频率计原理框图

５０ＭＨｚ时钟经过cｌｋｄｉｖ１分频为１Ｈｚ标准时基提供给ｆｃｔｒｌ，经过ｃｌｋｄｉｖ２分频为１　０００Ｈｚ作为动态扫描时８个数码管的位码扫描频率。

ｆｃｔｒｌ模块产生计数使能信号ｃｎｔ＿ｅｎ、清零信号ｒｓｔ＿ｃｎｔ及锁存允许信号ｌｏａｄ，其中ｒｓｔ＿ｃｎｔ对计数器清零，为下一秒的计数操作做准备；ｃｎｔ＿ｅｎ能产生一个１ｓ脉宽的周期信号，以对频率计中８个十进制计数器的使能端ｅｎ进行同步控制；当ｃｎｔ＿ｅｎ高电平时允许计数，低电平时停止计数，并保持其所计的脉冲数。

在停止计数期间，ｒｅｇ３２在锁存信号ｌｏａｄ的上升沿将ｃｎｔ３２ｄ在前一秒钟的计数值锁存进来。

译码器ｄｅｃｏｄｅ一方面将锁存器送来的８组十进制数译成数码管显示需要的７段码，另一方面以较快的扫描频率选通８个数码管的位码。

设计的频率计以十进制形式在８个数

码管上动态串行扫描显示，测量范围０～９９９９９９９９Ｈｚ，即１００ＭＨｚ。

4　数字频率计模块电路设计

4．１　分频器设计

５０ＭＨｚ工作时钟接入分频器１，用一个计数器进行计数，计满２５Ｍ个信号，ｆ取反一次，分频后频率变小为１Ｈｚ，周期为１ｓ，满足时序要求。

动态扫描要求８个数码管同时显示数据，所以位码扫描频率一般在５１２～４　０９６Ｈｚ之间比较好，本次设计确定为１　０００Ｈｚ，用分频器２实现。

分频器１源程序如下：

ｅｎｔｉｔｙ　ｃｌｋｄｉｖ１ｉｓ－－分频器１

ｐｏｒｔ（ｃｌｋ：

ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；－－５０ＭＨｚ

ｎｅｗｃｌｋ：

ｏｕｔ　ｓｔｄ＿ｌｏｇｉｃ）；－－１Ｈｚ

ｅｎｄ　ｅｎｔｉｔｙ　ｃｌｋｄｉｖ１；

ａｒｃｈｉｔｅｃｔｕｒｅ　ａｒｔ　ｏｆ　ｃｌｋｄｉｖ１ｉｓ

ｓｉｇｎａｌ　ｍｆ：

ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（２４ｄｏｗｎｔｏ　０）；

ｓｉｇｎａｌ　ｆ：

ｓｔｄ＿ｌｏｇｉｃ；

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ（ｃｌｋ）

ｂｅｇｉｎ

ｉｆ　ｃｌｋ’ｅｖｅｎｔ　ａｎｄ　ｃｌｋ＝‘１’ｔｈｅｎ

ｉｆ　ｍｆ＝２４９９９９９９ｔｈｅｎ

ｍｆ＜＝（ｏｔｈｅｒｓ＝＞’０’）；

ｆ＜＝ｎｏｔ　ｆ；

ｅｌｓｅ

ｍｆ＜＝ｍｆ＋１；

ｅｎｄ　ｉｆ；

ｅｎｄ　ｉｆ；

ｅｎｄ　ｐｒｏｃｅｓｓ；

ｎｅｗｃｌｋ＜＝ｆ；

ｅｎｄ　ａｒｃｈｉｔｅｃｔｕｒｅ　ａｒｔ

4．２　测频控制信号发生器设计

图３为测频控制信号发生器时序图，其中ｃｌｋｋ取１Ｈｚ，二分频器后得到计数使能信号ｃｎｔ＿ｅｎ，将ｃｎｔ＿ｅｎ反相后得到上升沿有效的锁存信号ｌｏａｄ。

在ｃｌｋｋ＝‘０’ａｎｄ　ｃｎｔ＿ｅｎ＝‘０’时，ｒｓｔ＿ｃｎｔ产生一个高电平有效的清零信号。

据此可用ＶＨＤＬ设计完成输入输出信号之间的逻辑描述，编译通过后仿真结果如下，证明设计正确。

图３　测频控制信号发生器时序图

4．３８位十进制计数器ｃｎｔ３２ｄ的设计

计数模块在闸门时间内对被测信号进行计数。

先设计一个具有异步复位和同步时钟使能十进制计数器，编译后创建默认符号ｃｎｔ１０；再调用８个这样的符号，相互串联就可构成８位十进制计数器，编译无误后再次创建默认符号ｃｎｔ３２ｄ，以备在频率计顶层原理图中调用。

其中ｃｎｔ１０的

源程序如下：

ｅｎｔｉｔｙ　ｃｎｔ１０ｉｓ－－十进制计数器

ｐｏｒｔ（ｃｌｋ，ｒｓｔ，ｅｎ：

ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；

ｃｑ：

ｏｕｔ　ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（３ｄｏｗｎｔｏ　０）；

ｃｏｕｔ：

ｏｕｔ　ｓｔｄ＿ｌｏｇｉｃ）；

ｅｎｄ　ｅｎｔｉｔｙ　ｃｎｔ１０；

ａｒｃｈｉｔｅｃｔｕｒｅ　ｂｈｖ　ｏｆ　ｃｎｔ１０ｉｓ

…

ｉｆ　ｒｓｔ＝‘１’ｔｈｅｎ　ｃｑｉ：

＝（ｏｔｈｅｒｓ＝＞‘０’）；

ｅｌｓｉｆ　ｃｌｋ’ｅｖｅｎｔ　ａｎｄ　ｃｌｋ＝‘１’ｔｈｅｎ

ｉｆ　ｅｎ＝‘１’ｔｈｅｎ

ｉｆ　ｃｑｉ＜９ｔｈｅｎ　ｃｑｉ：

＝ｃｑｉ＋１；

ｅｌｓｅ　ｃｑｉ：

＝（ｏｔｈｅｒｓ＝＞‘０’）；

ｅｎｄ　ｉｆ；ｅｎｄ　ｉｆ；ｅｎｄ　ｉｆ；

ｉｆ　ｃｑｉ＝９ｔｈｅｎ　ｃｏｕｔ＜＝‘１’；

ｅｌｓｅ　ｃｏｕｔ＜＝‘０’；ｅｎｄ　ｉｆ；

ｃｑ＜＝ｃｑｉ；

ｅｎｄ　ｐｒｏｃｅｓｓ；

ｅｎｄ　ａｒｃｈｉｔｅｃｔｕｒｅ　ｂｈｖ；

4、４　　锁存器ｒｅｇ３２设计

在ｌｏｃｋ信号有效时，锁存器将计数结果锁存起来，这样可以使数据显示稳定，不会由于周期性的清零而不断闪烁。

ＶＨＤＬ源程序略。

4．５　动态扫描译码驱动器ｄｅｃｏｄｅ设计

根据图１可知，本次设计译码器的输出有２个，一个是以总线形式表示的７位段码，一个是间接的３位位码计数信号，它在１　０００Ｈｚ时钟下轮流选通８个数码管位码。

译码器按选通关系将锁存器送来的８组数据分别在公共的段码上显示，实现串行扫描的效果。

虽然８个数码管轮流选通，但由于其余辉效应，人眼的视觉残留效应，所以看上去同时被点亮。

译码器ｄｅｃｏｄｅ程序如下：

ｅｎｔｉｔｙ　ｄｅｃｏｄｅ　ｉｓ－－译码器

ｐｏｒｔ（ｃｌｋ：

ｉｎ　ｓｔｄ＿ｌｏｇｉｃ；

ｄ：

ｉｎ　ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（３１ｄｏｗｎｔｏ　０）；

ｏｕｔｓｅｇ：

ｏｕｔ　ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（６ｄｏｗｎｔｏ　０）；

ｏｕｔｂｉｔ：

ｏｕｔ　ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（２ｄｏｗｎｔｏ　０））；

ｅｎｄ；

ａｒｃｈｉｔｅｃｔｕｒｅ　ｏｎｅ　ｏｆ　ｄｅｃｏｄｅ　ｉｓ

ｓｉｇｎａｌ　ｍｓｅｇ：

ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（３ｄｏｗｎｔｏ　０）；

ｓｉｇｎａｌ　ｓｔ：

ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（２ｄｏｗｎｔｏ　０）；

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ（ｃｌｋ）

ｂｅｇｉｎ

ｉｆ　ｃｌｋ’ｅｖｅｎｔ　ａｎｄ　ｃｌｋ＝‘１’ｔｈｅｎ

ｓｔ＜＝ｓｔ＋１；－－３位计数器，产生８个选通信号

ｅｎｄ　ｉｆ；

ｅｎｄ　ｐｒｏｃｅｓｓ；

ｐｒｏｃｅｓｓ（ｓｔ）

ｂｅｇｉｎ

ｃａｓｅ　ｓｔ　ｉｓ－－选通位码及要显示的内容

ｗｈｅｎ"０００"＝＞ｏｕｔｂｉｔ＜＝"０００"；

ｍｓｅｇ＜＝ｄ（３ｄｏｗｎｔｏ　０）；

…

ｗｈｅｎ"１１１"＝＞ｏｕｔｂｉｔ＜＝"１１１"；

ｍｓｅｇ＜＝ｄ（３１ｄｏｗｎｔｏ　２８）；

ｗｈｅｎ　ｏｔｈｅｒｓ＝＞ｎｕｌｌ；

ｅｎｄ　ｃａｓｅ；ｅｎｄ　ｐｒｏｃｅｓｓ；

ｐｒｏｃｅｓｓ（ｍｓｅｇ）

ｂｅｇｉｎ

ｃａｓｅ　ｍｓｅｇ　ｉｓ－－译码

ｗｈｅｎ"０００１"＝＞ｏｕｔｓｅｇ＜＝"００００１１０"；

…

ｗｈｅｎ"１００１"＝＞ｏｕｔｓｅｇ＜＝"１１０１１１１"；

ｗｈｅｎ　ｏｔｈｅｒｓ＝＞ｏｕｔｓｅｇ＜＝"０１１１１１１"；

ｅｎｄ　ｃａｓｅ；ｅｎｄ　ｐｒｏｃｅｓｓ；

ｅｎｄ

4．６　数字频率计顶层电路图

调用以上５个模块设计完成的数字频率计顶层原理图及创建的元件符号ｆｒｅｑ如图４所示，用ＶＨＤＬ设计的数字频率计结构清晰，层次清楚，不同模块之间相互独立，底层模块的修改不会影响其它模块的工作。

图４　频率计顶层原理图及创建的元件符号

5　硬件测试及验证

整个设计完成后，定义输入输出引脚，其中ｃｌｋ定义为１８３脚，连接的是开发板上的５０ＭＨｚ时钟；待测信号ｆｉｎ定义为７８脚，连接的是板上１Ｈｚ～１ＭＨｚ可调时钟源；输出ｏｕｔｓｅｇ［６．．０］定义为板上的７个段码，ｏｕｔｂｉｔ［２．．０］定义为板上７４１３８的３个地址选择端。

编译无误后编程下载，则数码管分别显示００００００５０（５０Ｈｚ），００１０００００（１００ｋＨｚ）等等，显示数据直观、正确，表明基于ＥＤＡ技术的十进制数字频率计设计成功。

4分析

通过这个例子我发现EDA技术根据设计输入文件,将电子产品从电路功能仿真、性能分析、优化设计到结果测试的全过程在计算机上自动处理完成,自动生成目标系统,使设计人员不必学习许多深入的专业知识,也可免除许多推导运算即可获得优化设计成果,设计自动化程度高,减轻了设计人员的工作量,开发效率高。

测频控制信号发生器的设计，作用是防止可能产生的毛刺，让信号质量更好。

该设计针对具体的开发系统，在Ｑｕａｒｔｕｓ环境下，利用ＶＨＤＬ及原理图输入法综合实现８位十进制数字频率计设计。

与传统设计方法相比，该方案具有外围电路简单，程序修改灵活，调试容易，测量范围大（０～９９ＭＨｚ），精度高，读数直观清晰等特点。

这种现代电子系统设计技术采用自顶向下分层次、模块化设计方法，先完成各模块电路设计并创建元器件符号，再编写一个顶层文件，调用各模块电路符号将其连接在一起，就组成了一个完整的复杂数字系统。

设计完成后编译、仿真，并下载／配置到实验板进行测试验证，结果清楚直观的显示出来；如有错误或不满意之处，修改后重新编译并下载／配置，非常的快捷和方便。

不同模块之间相互独立，底层模块的修改不会影响其它模块的工作。

这种设计方法结构清晰，层次清楚，便于对设计方案及时进行修改和完善，体现了硬件设计向软件化方向发展的新思路。

基于ＥＤＡ技术，采用自顶向下的设计方法有利于尽早发现设计中的错误，避免不必要的重复设计，再结合基于ＥＤＡ技术的"在系统"可编程实验板，即可轻松地实现各种电子产品的开发，现场观察测试结果。

利用ＥＤＡ技术可大大缩短产品的设计周期和调试周期，提高设计的可靠性和成功率，其在复杂数字电路设计中的优越性显而易见。

以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA上进行测试，是现代IC设计验证的技术主流。

这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。

在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。

系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。

一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。

FPGA一般来说比ASIC（专用集成电路）的速度要慢，无法完成复杂的设计，但是功耗较低。

但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。

厂商也可能会提供便宜的但是编辑能力差的FPGA。

因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。

另外一种方法是用CPLD（ComplexProgrammableLogicDevice，复杂可编程逻辑器件）。

CPLD和FPGA的主要区别是他们的系统结构。

CPLD是一个有点限制性的结构。

这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器组成。

这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。

而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。

CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。

因此一个有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。

允许他们的设计随着系统升级或者动态重新配置而改变。

一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行。

CPLD和FPGA还有一个区别：

CPLD下电之后，原有烧入的逻辑结构不会消失；而FPGA下电之后，再次上电时，需要重新加载FLASH里面的逻辑代码，需要一定的加载时间。

通过这个例子我发现利用EDA工具，我们可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在汁算机上自动处理完成。

设计者采用的设计方法是一种高层次的”自顶向下”的全新设计方法，这种设汁方法首先从系统设计人手，在顶层进行功能方框图的划分和结构设计。

在方框图一级进行仿真、纠错．并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行驶证。

然后，用综合优化工具生成具体门电路的网络表，其对应的物理实现级可以是印刷电路板或专用集成电路（ASIC）。

设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现。

由于设计的主要仿真和调试过程是在高层次上完成的，这既有利于早期发现结构设计上的错误，避免设计工作的浪费，又减少了逻辑功能仿真的工作量，提高了设计的一次性成功率。

由于现代电子产品的复杂度和集成度的日益提高，一般分离的中小规模集成电路组合已不能满足要求，电路设计逐步地从中小规模芯片转为大规模、超大规模芯片，具有高速度、高集成度、低功耗的可编程朋IC器件已蓬勃发展起来。

在EDA技术中所用的大规模、超大规模芯片被称为可编程ASIC芯片，这些可编程逻辑器件自70年代以来，经历了CPm、IzPGA、CPLD、FPGA几个发展阶段，其中CPm（复杂可编程逻辑器件）／IzPGA（现场可编程逻辑器件）肩高密度可编程逻辑器件，目前集成度已高达200万门／片以上，它将掩模ASIC集成度高的优点和可编程逻辑器件设计生产方便的特点结合在一起，特别适合于样品研制或小批量产品开发，使产品能以最快的速度上市，而当市场扩大时，它可以很容易地转由掩模ASIC实现，因此开发风险也大为降低。

可以说CPLE）／FPGA器件，已成为现代高层次电子设计方法的实现裁体。

硬件描述语言（HDL）是EDA技术的重要组成部分，是EDA设计开发中的很重要的软件工具，VHDL即：

超高速集成电路硬件描述语言，仍量凡是作为电子设计主流硬件的描述语言。

它具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计较串和可靠性，用V佃L进行电子系统设计的一个很大的优点是设计者可以专心致力于其功能的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。

例如一个32位的加法器，利用图形输入软件需要输入500至1删个门，而利用VHDL语言只需要书写一行“A＝B十C”即可。

使用硬件描述语言（HDL）可以用模拟仿真的方式完成以前必须设计和制作好的样机上才能进行的电子电路特性的说明和调试。

能在系统行为级就发现可能出现的错误、问题，并加以多次反复修改论证，避免了物理级器件的损伤和多次制作，节约了时间和开发成本，缩短了电子系统开发的周期。

将EDA技术与传统电子设计方法进行比较可以看出，传统的数字系统设计只能在电路板上进行设计，是一种搭积木式的方式，使复杂电路的设计、调试十分困难；如果某一过程存在错误．查找和修改十分不便；对于集成电路设计而言，设计实现过程与具体生产工艺直接相关，因此可移植性差；只有在设计出样机或生产出芯片后才能进行实泅，因而开发产品的周期长。

而电子EDA技术则有很大不同，采用可编程器件，通过设计芯片来实现系统功能。

采用硬件描述语言作