电子钟.docx
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电子钟
郑州科技学院
数
电
课
程
设
计
报
告
题目：
数字电子钟
系部：
电气工程系
专业：
电子科学与技术
班级：
08电科
（1）班
学号：
200831009
姓名：
张欢欢
指导老师：
徐增勇朱小会
日期：
2011年6月9日
一、设计要求与任务
数字钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用：
小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。
多功能数字钟由以下几部分组成：
555定时器组成的多谐振荡器构成秒脉冲发生器；六十进制的秒、分计数器和二十四进制的时计数器；秒、分、时的数码显示部分等。
具体要求如下：
钟是一种用数字电路技术实现时、分、秒计时的装置。
通过数字钟的制作进一步了解中小规模集成电路。
1、设计指示：
（1）时间以24小时为一个周期；
（2）显示时、分、秒；
（3）用555多振荡器提供表针时间基准信号。
2、设计要求：
（1）画出电路原理图（或仿真电路图）；
（2）元器件及参数选择；
（3）电路仿真；
（4）接线及调试。
二、总体框图
1.数字钟组成电路的总体框图如下图一所示：
时显示器
分显示器
秒显示器
24进制计数器
60进制计数器
60进制计数器
振荡器
图一
、总体框图
2.设计思路及模块功能
根据设计任务和要求，对照数字钟的总体框图，可以分以下几部分进行模块化设计。
（1）秒脉冲发生器
秒脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，本实验可采用555定时器组成的多谐振荡器发出秒脉冲即1Hz脉冲。
电路图如下图二所示。
图二、秒信号发生器
（2）计数译码显示
秒、分、时分别为60、60和24进制计数器。
秒、分均为六十进制（如图三），即显示00～59，它们的个位为十进制，十位为六进制。
时为二十四进制计数器（如图四），显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。
图三、六十进制计数器
图四、二十四进制计数器
所有计数器的显示均采用7SEG-COM-CATHODEN数码管，如图五所示。
图五、数码管
三、选择器件
实验所用器件如下：
表一实验所用器件
序号
器件
器件数
1
74LS160
6片
2
74LS04
1片
3
74LS00
1片
4
555
1片
5
电容（10uF）
1个
6
电容（0.01uF）
1个
7
电阻（47KΩ）
2个
8
面包板
1个
9
译码显示器
6个
各器件的逻辑框图、逻辑符号、逻辑功能表、内部原理图及逻辑功能分别如下：
1.74LS04
仔细观察一下三极管组成的开关电路即可发现，当输入为高电平时输出等于低电平，而输入为低电平时输出等于高电平。
因此输出与输入的电平之间是反向关系，它实际上就是一个非门（亦称反向器）。
在一些实用的反向器电路中，为了保证在输入低电平时三极管可靠地截止，常在三极管的基极连接一个电阻R和一个负电源VEE。
由于接入了电阻R2和负电源VEE，即使输入的低电平信号稍大于零，也能使三极管的基极为负电位，从而使三极管能可靠地截止，输出为高电平。
当输入信号为高电平时，应保证三极管工作在深度饱和状态，以使输出电平接近于零。
为此，电路参数的配合必须合适，保证提供给三极的基极电流大于深度饱和的基极电流。
所用芯片74LS04是一个有六个反相器的芯片，其逻辑框图如下图所示：
图六、芯片74LS04管脚图
逻辑功能表如下图：
表二74LS04逻辑功能表
A
Y
逻辑函数式Y=A
逻辑功能描述如下：
当输入端为低电平0时，输出端为高电平1；
当输入端为低电平1时，输出端为高电平0；
即输出端的电平与输入端的电平总是相反的。
2.74LS00
74系列与非门的电线电缆与三极管组成的TTL反相器的典型电路的区别在于输入端改成了夺发射极三极管。
多发射极三极管的基区和集电区是共用的，而在P区的基区上制作了两个（或多个）高掺杂的N型区，形成了两个互相独立的发射极。
我们可以把多发射极三极管看作两个发射极独立而基极和集电极分别并联在一起的三极管多发射极三极管可实现与运算。
所用芯片74LS00，其逻辑框图如下图所示：
图七、芯片74LS00逻辑框图
逻辑符号图：
图八、芯片74LS00逻辑符号
逻辑功能表如下图：
表三74LS00逻辑功能表
逻辑函数式Y=AB
逻辑功能描述如下：
其中A、B为输入端，Y为输出端。
当输入端A=0，B=0时，输出端Y为高电平，即Y=1；
当输入端A=0，B=1时，输出端Y为高电平，即Y=1；
当输入端A=1，B=0时，输出端Y为高电平，即Y=1；
当输入端A=1，B=1时，输出端Y为低电平，即Y=0；
即两个输入端A、B的输入电平只要有一个是低电平0，输出端Y就为高电平1；只有A、B两个输入端的电平同时为1时，输出端Y才为低电平0。
3.555定时器
555定时器是一种中规模集成电路，只要在外部配上适当阻容元件，就可以方便地构成脉冲产生和整形电路。
555集成定时器由五个部分组成：
（1）基本RS触发器：
由两个“与非”门组成
（2）比较器：
C1、C2是两个电压比较器
（3）分压器：
阻值均为5千欧的电阻串联起来构成分压器，为比较器C1和C2提供参考电压。
（4）晶体管开卷和输出缓冲器：
晶体管VT构成开关，其状态受
端控制。
输出缓冲器就是接在输出端的反相器G3，其作用是提高定时器的带负载能力和隔离负载对定时器的影响。
其逻辑框图如下：
图九、逻辑框图
逻辑符号如下：
图十、555逻辑符号
逻辑功能表如下图：
表四555逻辑功能表
输入
输出
阈值输入（vI1）
触发输入（vI2）
复位（
）
输出（
）
放电管T
×
×
0
0
导通
1
1
截止
1
0
导通
1
不变
不变
逻辑功能描述如下：
555定时器的主要功能取决于比较器，比较器的输出控制RS触发器和放电管T的状态。
图中RD为复位输入端，当RD为低电平时，不管其他输入端的状态如何，输出v0为低电平。
因此在正常工作时，应将其接高电平。
由图可知，当5脚悬空时，比较器C1和C2比较电压分别为2/3VCC和1/3VCC。
当vI1>2/3VCC，vI2>1/3VCC时，比较器C1输出低电平，比较器C2输出高电平，基本RS触发器被置0,放电三极管T导通，输出端vO为低电平。
当vI1<2/3VCC，vI2<1/3VCC时，比较器C1输出高电平，比较器C2输出低电平，基本RS触发器被置1,放电三极管T截止，输出端vO为高电平。
当vI1<2/3VCC，vI2>1/3VCC时，基本RS触发器R=1、S=1,触发器状态不变，电路亦保持原状态不变。
综合上述分析，可得555定时器功能表如表四所示。
如果在电压控制端（5脚）施加一个外加电压（其值在0-VCC之间），比较器的参考电压将发生变化，电路相应的阈值、触发电平也将随之变化，进而影响电路的工作状态。
4.74LS160
74LS160为十进制同步加法计数器
逻辑框图如图十一：
逻辑符号如图十二：
表五、74LS160逻辑功能
CP
EPET
工作状态
×
0
×
××
置零
1
0
××
预置数
×
1
1
01
保持
×
1
1
×0
保持（但C=0）
1
1
11
计数
逻辑功能描述如下：
由逻辑图与功能表知，在CT74LS160中LD为预置数控制端，D0-D3为数据输入端，C为进位输出端，RD为异步置零端，Q0-Q3位数据输出端，EP和ET为工作状态控制端。
四、总体设计电路图
总体电路原理图如下图十三所示。
本次设计的总体电路整体工作原理大体描述如下：
1.首先，由555定时器组成一个多谐振荡器得到1HZ的秒脉冲，秒脉冲发生器的输出端接到每个计数器的时钟输入端。
2.数字钟的分、秒计数部分均为六十进制计数器（显示00～59），采用两片74LS160来实现。
个位为十进制，十位为六进制，当个位计数到9时，再来一个脉冲变成0，同时产生一个进位信号，给十位提供一个脉冲，使十位计数加1。
而数字钟的时计数部分为二十四进制计数器（显示00～23），也是采用两片74LS160实现。
当开始计数时，个位按十进制计数，当计到23时，这时再来一个脉冲，回到“零”。
所以，这里必须使个位既能完成十进制计数，又能在高低位满足“23”这一数字后，十计数器清0，图中采用了十位的2和个位的4相“与非”后再清0。
当秒计数器计到59时，再来一个脉冲变成00，同时产生一个进位信号给分计数器的CP输入端；当分计数器计到59时，再来一个脉冲变成00，同时产生一个进位信号给时计数器的CP输入端；当时计数器计到23时，再来一个脉冲变成00。
利用Proteus软件对整个电路进行仿真，结果正确后。
图十三、数字电子钟整体电路
五、设计心得体会
通过这次对数字钟的设计与制作，让我了解了设计电路的程序，也让我了解了关于数字钟的原理与设计理念，我们学习了数字电子电路和模拟电子电路，对电子技术有了一些初步了解，但那都是一些理论的东西。
通过这次数字电子钟的课程设计，我们才把学到的东西与实践相结合。
从中对我们学的知识有了更进一步的理解。
在此次的数字钟设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。
也锻炼了自己独立思考问题的能力和通过查看相关资料来解决问题的习惯。
同时，我也对proteus、word、multisim2001等软件有了更进一步的了解，这使我在以后的工作中更加得心应手。
六、参考文献
［1］高吉祥．电子技术基础实验与课程设计．北京：
电子工业出版社，2002年
［2］粱宗善编．电子技术基础课程设计．华中科技大学出版社，2009
［3］阎石．数字电子技术基础．北京：
高等教育出版社，2006年
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