FPGA最小硬件系统设计.docx
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FPGA最小硬件系统设计
《FPGA最小硬件系统设计》项目设计文档
题目：
基于EP1K10TC100-3芯片
的最小硬件系统设计
姓名：
朱朝路
院系：
应用技术学院
专业：
电子信息工程
学号：
201115194139
指导教师：
陈强
完成时间:
2013年07月1日
FPGA最小硬件系统设计项目成绩评价表
设计题目
基于EP1K10TC100-3芯片的最小硬件系统设计
设计要求
1．原理图要合理规划，设计正确；
2．元件的布线布局要整洁美观。
设计过程
1．创建一个PCB项目工程环境，后缀为.PRJPCB；
2．在PCB项目工程下面新建原理图文件；
3．对原理图文件进行ERC检查，并改正错误地方；
4．进行封装检查；
5．在PCB项目工程下去新建PCB文件并导入文件；
6．对PCB的布局布线以及一些后期处理；
7．进行实训总结。
项目设计成绩评价
评价项目
指标
满分
评分
工作量、工作态度和出勤率
按期圆满的完成了规定的任务，难易程度和工作量符合教学要求，工作努力，遵守纪律，出勤率高，工作作风严谨，善于与他人合作。
30
课程设计质量
项目设计最小系统架构合理，设计过程简练正确，分析问题思路清晰，结构严谨，文理通顺，撰写规范，图表完备正确。
40
创新
工作中有创新意识，对前人工作有一些改进或有一定应用价值。
15
答辩
能正确回答指导教师所提出的问题。
15
综合成绩等级
指导教师：
年月日
目录
1设计项目名称、内容与要求…………………………………04页
1.1设计内容…………………………………………………04页
1.2具体要求…………………………………………………04页
2FPGA最小系统硬件电路整体架构……………………………04页
2.1系统总体原理框图与设计说明…………………………04页
2.2最小系统原理图设计与PCB设计工具介绍……………05页
3FPGA最小系统硬件电路原理图设计…………………………06页
3.1基于AltiumDesigner的原理图设计流程……………06页
3.2单元电路原理图分析与设计……………………………07页
3.3FPGA最小系统整体电路原理图与元器件清单…………08页
4FPGA最小系统电路PCB板设计……………………………08页
4.1基于AltiumDesigner的PCB设计流程………………08页
4.2最小系统电路PCB板设计……………………………08页
4.3FPGA最小系统硬件电路整体PCB版图………………10页
5总结（Closing）……………………………………………11页
参考书目（Reference）：
……………………………………11页
附录（Appendix）：
…………………………………………12页
一、设计项目名称、内容与要求：
设计项目名称：
基于EP1K10TC100-3芯片的最小硬件系统设计
1.1设计内容与要求：
1、设计思路
FPGA最小系统框图
2、电源电路采用LT1086-3芯片和LT1587-芯片，将输入的电压+5V直流转换为电压为+3V和+1.5V电源，复位电路采用高低电平控制；
3、显示电路采用依次显示的6个7端数码管进行显示；
4、下载电路采用JTAG模式进行计算机与芯片之间的数据传递；
5、外部时钟电路将产生频率可调的秒脉冲信号。
1.2具体要求：
利用AltiumDesigner6软件对电路进行设计，电路采用分块设计，对电源电路和复位电路、电源滤波电路，下载电路、外部时钟电路以及显示电路分开模块化进行设计。
二、FPGA最小系统硬件电路整体架构
2.1系统总体原理框图与设计说明
利用AltiumDesigner6软件对电路进行设计，电路采用分块设计，对电源电路和复位电路、电源滤波电路，下载电路、外部时钟电路以及显示电路分开模块化进行设计。
FPGA最小系统框图
2.2最小系统原理图设计与PCB设计工具介绍
以ALTER公司ACEX1K系列的EP1K10TC100-3为主芯片进行FPGA最小系统开发板的设计，配有I/O接口、时钟发生、EP1K10TC100-3芯片、电压转换芯片、一个配置接口（JTAG模式）以及数码管显示电路部分。
文章对原理图各个部分的功能和原理进行了详细的阐述。
此FPGA开发板具有性价比高，体积小巧，电路机构简单可靠性高等特点。
2.3FPGA最小系统硬件电路原理图设计
FPGA最小系统原理图
3.1基于AltiumDesigner的原理图设计流程
①打开AltiumDesigner软件
②单击文件，选择新建，再单击工程，最后点PCB工程
③在PCB工程建立后，再新建原理图
3.2单元电路原理图分析与设计
1、电源电路模块和复位电路
该电路实现对输入+5V到输出+3V和+1.5V电压的转换，以及利用稳压二极管对输入电源进行稳压；复位电路是采用高低电平原理对芯片的nCONEIG管脚控制，达到复位的作用。
2、滤波电路模块，采用电容并联，对变压之后的+3V和+1.5V电源进行滤波。
3、外部时钟电路由+5V电压利用NE555JG芯片产生频率可调的脉冲信号。
4、下载电路采用JTAG配置模式，利用并行口进行计算机和芯片间的数据传递。
3.3FPGA最小系统整体电路原理图与元器件清单（见参考书）
四、FPGA最小系统电路PCB板设计
4.1基于AltiumDesigner的PCB设计流程
（1）.在菜单栏中选择文件新建工程PCB工程
（2）.原理图的编写和ERC检查与原理图的编写
4.2最小系统电路PCB板设计
添加PCB文件以后，对PCB板进行参数设置，然后单击保存，因为如果不保存的话是将不能从原理图导入到PCB文件。
1、PCB文件的设计
使原理图和PCB文件同时处于打开状态，并使原理图文件处于当前工作窗口中。
单击原理图编辑器的“设计”|“UpdatePCBDcoumentPcb1.PcbDoc”
菜单如图所示
单击之后选择如下图所示的使更改生效，看是否有错误的地方，如果有错误还回到原理图进行改正，如果没有错误选择执行更改。
导入之后的PCB文件窗口如下图所示
4.3FPGA最小系统硬件电路整体PCB版图
因为AltiumDesigner提供了三维图形，以便对制作好后的PCB板有一个清晰的了解，下图及为模拟的成型之后的PCB板。
五、总结（Closing）
在为期两周的实训课程中，让我深刻的理解到了从一个原理图到一个真正的PCB板文件夹的的设计过程，通过查询资料和不断的实践对AltiumDesigner软件进行电路图和PCB板的设计有了深刻的认识。
电路的设计从模块化分部份进行逐一设计，然后包括对电路中的模拟地和数字地的处理都有了比较深刻的认识。
在制作FPGA开发板之前不光是要熟悉AltiumDesigner这个设计软件，还要对FPGA开发板有一定的了解，包括开始准备过程中对芯片的熟悉了解，对芯片管脚进行查询和对各个管脚在电路中所起到的不同作用。
以前使用开发板不知道开发板是如何实现计算机与芯片之间的数据的传递，现在对这些都有了很深刻的认识，包括各种下载配置模式等。
虽然由于条件限制，没能够将自己制作的PCB板实物，但是这次实训让我对电路的设计增添了不少兴趣，通过这次实训，让自己学习的理论知识得到了应用，以及在老师的带领下，解决在实训过程中遇到的各种难题，克服各种困难，为以后工作打下了一定的基础。
经过这次实训，我收获颇丰，学到了很多知识，特别是提高了综合分析应用的能力。
我学会了如何去完成一个任务，懂得了享受过程。
当遇到问题，冷静，想办法一点一点的排除障碍，到最后获取成功，一种自信心由然而生。
实训是对每个人综合能力的检验。
要想做好任何事，除了自己平时要有一定的功底外，我们还需要一定的实践动手能力，操作能力。
此次实训，我深深体会到了积累知识的重要性。
在短暂的实训过程中，让我深深的感觉到自己在实际运用中的知识的匮乏这时才真正领悟到“学无止境”的含义。
参考书目（Reference）
[1]李辉.《PLD与数字系统设计》西安电子科技大学出版社，2005
[2]陈学平兰帆胡勇.《Protel2004电路设计与电路仿真》清华大学出版社，2007
[3]张义和.《AltiumDesigner完全电路设计》北京:
机械工业出版社，2007
附录
管脚说明
用户I/O：
输入输出管脚。
MSEL[1:
0]用于选择配置模式，比如AS、PS等
DATA0FPGA串行数据输入，连接到配置器件的串行数据输出管脚
DCLKFPGA串行时钟输出，为配置器件提供串行时钟
nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚
ASDO（I/O）FPGA串行数据输出，连接到配置器件的ASDI管脚
nCEO下载链期间始能输出，在一条下载链中，当第一个器件配置完成后，此信号将始能下一个器件开始进行配置。
下载链上最后一个器件的nCEO悬空
nCE下载链器件始能输入，连接到上一个器件的nCEO，下载链的最后一个器件nCE接地
nCNFIG用户模式配置起始信号。
nSTATUS配置状态信号。
CONF_DONE配置结束信号。
VCCINT内核电压。
130nm为1.5V，90nm为1.2V
VCCIO端口电压。
一般为3.3V，还可以支持多种电压，5V、1.8V、1.5V
VREF参考电压
GND信号地
VCC_PLLPLL管脚电压，直接连VCCIO
VCCA_PLLPLL模拟电压，截止通过滤波器接到VCCINT上
GNDA_PLLPLL模拟地
GNDD_PLLPLL数字地
CLK[n]PLL时钟输入
PLL[n]_OUTPLL时钟输出
VCCPD用于寻则驱动
VCCSEL用于控制配置管脚和PLL相关的输入缓冲电压
PROSEL上电复位选项
NIOPULLUP用于控制配置时所使用的用户I/O的内部上拉电阻是否工作
TEMPDIODEN用于关联温度敏感二极管
配置方式说明：
FPGA器件有三类配置下载方式：
主动配置方式（AS）和被动配置方式（PS）和最常用的（JTAG）配置方式。
AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持Cyclone系列。
使用Altera串行配置器件来完成。
Cyclone期间处于主动地位，配置期间处于从属地位。
配置数据通过DATA0引脚送入FPGA。
配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。
PS则由外部计算机或控制器控制配置过程。
通过加强型配置器件（EPC16，EPC8，EPC4）等配置器件来完成，在PS配置期间，配置数据从外部储存部件，通过DATA0引脚送入FPGA。
配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。
JTAG接口是一个业界标准,主要用于芯片测试等功能,使用IEEEStd1149.1联合边界扫描接口引脚，支持JAMSTAPL标准，可以使用Altera下载电缆或主控器来完成。
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