内建自测试(BIST)简介.pdf

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迮自_犯7口，故哼季槲内建自测试（BIST）简介上篇原理刘家松编译说明与摘要本文根据美国计算机设计与洲试（DesignTestofComputers）l993年第1、2期连载的“ATutoria1onBuiltinSelftest”，并参照文献编译此简介。

说明内建自测试（BIST）的原理与应用。

上篇为原理，提出7有关BIST的问题与经济情况，并介绍j有关的层次化测试结构。

说明7测试产生与响应分析的基本BIST概念。

上篇还补充7线性反馈移位寄存器（LFSR）原理与应用的讨论。

下篇特包括BIST硬件实现、应用与I具。

为7使对数字系统的测试与诊断能够快速并有效地进行，一种合理的方法是把测试规定为一种系统功能即自测试（seIftest）。

数字系统包括分层次的部分：

芯片、板、整机（cabinet）等等。

在最高级可能包括整个系统，操作是由软件控制的，自洲试时常是在软件中实现的但一种纯软件自洲试方法能够在系统级满足要求时，会有若干缺点。

这样测试可能诊断分辨率差。

此外，一种良好的软件式测试可能开发时问很长、很慢，而且费用大。

一种越来越受到注意的方法是内建自测试也就是在硬件本身中实现自测试：

内建自测试（BIST）是一种可测性设计（DFT）技术，在此技术中测试（测试产生与测试应用）是通过内建的硬件功能完成的。

本文论述实现BIST的复杂性并描述BIST的优点和限制。

1内建自测试的动力当测试建立在硬件中时，它具有不仅是快速和有效，而且还有层次化的潜力。

换句话说，一种设计良好的测试策略，同一硬件能够测试芯片、板和系统。

经济效益在芯片级可能并不明显，而在系统级却是巨大的而且，BIST还为若干主要测试问题提供了解决办法。

复杂性问题当VLST系统的复杂性增长时，首先对测试问题的分割是不可能的。

时常没有简单方法能从对单个设备给定的测试导出对整个级联设备的测试。

其次测试问题用传统的层次化技术不易解决。

例如，并不存在由板上的芯片测试导出板测试的简单方法。

然而，BIST确实提供解决测试问题的层次化办法。

试看作为系统部件的一块板中的一个芯片的测试。

从顶向下的层次包括系统、板和芯片。

假设该层次的所有各级均使用BIsT。

为了测试这个芯片，系统送一个控制信号到这块板，而这块板又启动芯片上的自测试并把结果送回系统。

这样，BIST提供了对加载元件与互连的有效测试，减小了系统级测试的负担，系统级测试只需验证这些元器件的功能协同作用（synergy）。

质量问题因为发生的故障种类与数目取决于设备（芯片、板等）和工艺（cMOs、双极、GaAs），所以评价测试质量可能是一项复杂任务。

通常质量要求是以实际考虑为依据的。

测试工程师努力追求低拒收率，（在已被测试过的部件中，有故障的部件所占的百分率）例如万分之一，同时要控制测试生成与应用的成本。

对于非常大的系统，只有通过可测性设计才能达到这样的要求。

我们将说明，BIST是可测性设计的优选方式。

测试生成问题测试生成问题是难以用层次化（分级）解决的。

困难在于要将测试激励通过电路的许多层到一个可观察点。

BIST通过将测试局部化而简化了这个问题。

测试应用问题在将近十年期间，在线测试（ICT）统治了印制板测试舞台。

在线测试有效地用于芯片诊断测试而且有效地测试板的连线。

然而，在线测试有若干问题。

首先，在线测试只在板从系统拆下后才是有效的，因而在35维普资讯http:

/系统级诊断中无能为力。

其次，表面封装技术（SMT）时常将元器件稠密地封装在板的两面用于这种板的针床夹具由于价格过于昂贵而难以或不可能制造。

BIST为这种测试应用问题提供了优良的解决办法。

首先，内建测试电路能够测试芯片、板和整个系统而无需昂贵的外部自动测试设备。

其次，对于板和芯片的离线测试以及生产测试，可以使用在系统级测试用的测试和测试电路BIST的经济情况在决定是否采用gIST时，系统计划者与设计者必须权衡成本与效益。

在芯片级，BIST节省的测试费用不多。

但从产品的整个生命周期来看，BIST节省的费用是巨大的。

表1列出了BIST对芯片、板和系统的测试费用的影响我们发现设计BIST硬件的额外开销可由测试生成费用的节省补偿一些。

所有各级的生产成本都由于BIST所需的附加硬件而增加。

测试费用则由于在组装和集成过程中更有效的测试、价格低廉的测试设备和改进的故障检测而减少。

BIST对维护费用的影响在系统操作级是最大的。

BIST也减少了板和系统级的诊断与维修费用。

BIST减少了检修中断。

表1的要点是BIST在系统级提供巨大利益。

这样，尽管在芯片和板级的效益低得多，我们相信BIST仍是最好的可测性设计选择方案。

表1BIST成本设计、测维护诊断检修试、开发生产测试测试修理中断芯片+一+板十一+系统一If一+*+成本增加；一成本减少（节省）；一成本增加节省2内建自测试概念在考虑构成BIST基础的概念时，我们业36须注意基本BIST结构和它的层次化应用然后我们将集中在两个特定的BIST要素：

测试生成和响应分析。

gIST结构基本gIST结构需要给一个数字电路增加三个硬件部件：

一个测试生成器；一个响应分析器和一个测试控制器测试生成器的例子是一个具有已存储好的测试向量的ROM；一个计数器和一个线性反馈移位寄存器（LFSR）。

一种典型响应分析器是一个存储有预期响应的比较器或者是一个作为特征分析器用的LFSR控制部件对于启动测试和分析响应是必要的然而通常几个和测试有关的功能可以通过一测试管理器（或测试控制器）电路予以执行。

试看这种BIST概念的一个层次化应用该系统由几块电路板组成，每块板可包含若干个VLSI芯片。

图1示出了这样的一个系统。

这个系统级的测试管理器可以同时启动一切板上的自测试接着每块板上的测试管理器启动该板上每个芯片的自测试，每个芯片测试管理器负责执行该芯片的自测试然后将结果（无或有故障）传送到包含该芯片的板的测试管理器。

板测试管理器积累来自它的所有芯片的测试结果并把它们传送到系统测试管理器。

利用这些结图1BIST层玖维普资讯http:

/果，系统测试管理器可以分离出有故障的芯片和板。

这种诊断过程的有效性取决于在芯片上执行自测试的彻底性。

这样，故障复盖率是BIST设计中的一个主要论题。

其它重要论题是面积开销及其对芯片成品率的影响，增加的测试用引脚和性能损失。

在芯片级，BIST包括将测试向量施加（应用）到被测逻辑和观测相应的响应。

测试生成现在讨论BIST测试向量类型，获得它们的方法和有关故障复盖率问题。

每种类型的测试向量各有与之相关的互不相同的B硌T方法学。

测试向量存储测试向量BIST能够用程序或微程序（通常存储在ROM中）去完成硬件的功能测试。

在其它可供选择的方法中，可采用传统的自动测试向量产生器（ATPG）和故障模拟生成测试向量。

把测试向量存储在该芯片或板上，当BIST启动时把测试向量施加到CUT并将CUT响应与对应的预先保存的响应进行比较。

由于存储数据的数量，使这种方法只在有限的场合是有吸引力的总之，虽然存储测试向量BIST提供极好的故障复盖率，但由于它的面积开销大而适用性有限。

穷举或伪穷举测试向量穷举测试向量BIST不需要测试生成过程而且具有很高的故障复盖率。

由于时间限制，穷举测试向量BIST对于一个n大于25左右的电路是不能实行的。

因而，必须把逻辑分割或分段成为较小的，可能重叠的几个块，各块的输入端数要比n小得多。

然后对每个块进行穷举测试。

这种方法叫作伪穷举测试向量BIST。

穷举或伪穷举法的故障复盖率接近100，而且在适当设计的情况下可以达到无需故障模拟。

穷举测试能检测一切可检测的故障，这些故障应不会在每个块内引起时序行为。

广泛的电路分割或分段可能需要重大的努力而且为达到这样的分割或分段而增加的硬件可能是昂贵的。

伪随机测试向量伪随机测试向量BIST可能需要相当长的测试时间且有必要用故障模拟来估算故障复盖率。

然而，这种测试向量类型硬件和性能开销较低，设计工作较少。

在伪随机测试向量中，每个位为0或为l的概率差不多相等。

施加的测试向量数通常是lO。

到l0数量级的而且与该电路的可测性和所需的故障复盖率有关。

在已讨论的测试向量类型中穷举和伪随机是最常用的。

对一个VLST电路的一部分施加穷举测试向量是比较简单的，但给该电路的一部分或全部施加伪随机测试向量复杂得多。

有关的主要问题是：

（1）如何决定要施加的伪随机测试向量数目?

（2）如何估算故障复盖率?

（3）如何处理残余的未复盖的故障，时常称为难以检测（hard-to-detect）的故障?

研究已经表明可以由基于所期望的故障复盖率和基于难以检测的故障集或电路可测性来估计一个电路所需的伪随机测试向量数目向量数目可能相当大，一百万并非不常见。

为了对这样大的测试向量集进行适当的故障模拟，快速故障模拟技术至为重要。

如果由于测试长度太长而难以实现（大于几百万个向量），则可用其它方法处理难以检测的故障。

一种方法是使用由ATPG为检测这些故障而生成的确定性测试向量。

另一种是修改该组合逻辑以改善可测性。

加权伪随机测试向量加权伪随机测试向量BIST是伪随机和存储测试