计算机组成原理课设---不恢复余数的无符号阵列除法器.doc

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沈阳航空航天大学

课程设计报告

课程设计名称：

计算机组成原理课程设计

课程设计题目：

不恢复余数的无符号数阵列除法器的设计

院（系）：

计算机学院

专业：

网络工程

班级：

学号：

姓名：

吴子娇

指导教师：

完成日期：

2011年1月14日

沈阳航空航天大学课程设计报告

第1章总体设计方案 1

1.1设计原理 1

1.2 设计思路 2

1.3设计环境 3

第2章详细设计方案 5

2.1顶层方案图的设计与实现 5

2.1.1创建顶层图形设计文件 5

2.1.2器件的选择与引脚锁定 6

2.1.3编译、综合、适配 7

2.2功能模块的设计与实现 7

2.3仿真调试 9

第3章编程下载与硬件测试 13

3.1编程下载 13

3.2硬件测试及结果分析 13

参考文献 15

附录（电路原理图） 16

-18-

沈阳航空航天大学课程设计报告

第1章总体设计方案

1.1设计原理

和阵列乘法器非常相似，阵列除法器也是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。

阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等，本实验设计的是不恢复余数阵列除法器。

本实验是利用一个可控加法/减法CAS单元所组成的流水阵列来实现的，一个可控加法/减法CAS单元包含一个全加器和一个控制加减的异或门，用于并行除法流水逻辑阵列中。

逻辑结构图如图1.1所示。

图1.1不恢复余数阵列除法器的逻辑结构图

它有四个输出端和四个输入端。

本位输入Ai及Bi，低位来进位（或借位）信号Ci，加减控制命令P；输出本位和（差）Si及进位信号Ci+1，除数Bi要供给各级加减使用，所以又输往下一级。

当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。

CAS单元的输入与输出的关系可用如下一组逻辑方程来表示：

Si＝Ai⊕（Bi⊕P）⊕Ci

Ci＋1＝（Ai＋Ci）•（Bi⊕P）＋AiCi

当P＝0时,

Si＝Ai⊕Bi⊕Ci

Ci＋1＝AiBi＋BiCi＋AiCi

当P＝1时,则得求差公式：

Si＝Ai⊕Bi⊕Ci

Ci＋1＝AiBi＋BiCi＋AiCi

其中Bi＝Bi⊕1

在减法情况下，输入Ci称为借位输入，而Ci+1称为借位输出。

本实验采用不恢复余数的方法设计这个阵列除法器。

不恢复余数的除法也就是加减交替法。

在不恢复余数的除法阵列中，每一行所执行的操作究竟是加法还是减法，取决于前一行输出的符号与被除数的符号是否一致。

当出现不够减时，部分余数相对于被除数来说要改变符号。

这时应该产生一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上。

当部分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法。

在本次设计中被除数、除数、商、余数的符号位恒为零。

被除数为X=X1X2X3X4X5X6X7X8；除数为Y=Y1Y2Y3Y4；商为C=C1C2C3C4；余数为S=S1S2S3S4S5S6S7S8。

被除数X是由顶部一行和最右边的对角线上的垂直输入线来提供的，除数Y是沿对角线方向进入这个阵列。

至于作加法还是减法，由控制信号P决定，即当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。

1.2设计思路

是用一个可控加法/减法（CAS）单元所组成的流水阵列来实现的。

推广到一般情况，一个m位除n位的加减交替除法阵列由mn个CAS单元组成，其中两个操作数（被除数与除数）都是正的。

其中被除数为X=0.X1X2X3X4X5X6X7X8，除数为Y=0.Y1Y2Y3Y4，商为C=0.C1C2C3C4，它的余数为S=0.000S4S5S6S7S8,阵列为8*4阵列。

单元之间的互联是用m=8,n＝4的阵列来表示的。

被除数X是一个4位的小数：

X=0.X1X2X3X4X5X6X7X8。

它是由顶部一行和最右边的对角线上的垂直输入线来提供的。

除数Y是一个4位的小数：

Y=0.Y1Y2Y3Y4。

它沿对角线方向进入这个阵列。

因为，在除法中所需要的部分余数的左移，可以用下列等效的操作来代替：

即让余数保持固定，而将除数沿对角线右移。

商C是一个4位的小数：

C=0.C1C2C3C4。

它在阵列的左边产生。

余数 R是一个8位的小数：

S=0.000S4S5S6S7S8。

它在阵列的最下一行产生。

最上面一行所执行的初始操作经常是减法。

因此最上面一行的控制线P置成“1”。

减法是用2的补码运算来实现的，这时右端各CAS单元上的反馈线用作初始的进位输入。

每一行最左边的单元的进位输出决定着商的数值。

将当前的商反馈到下一行,我们就能确定下一行的操作。

由于进位输出信号指示出当前的部分余数的符号,因此,它将决定下一行的操作将进行加法还是减法。

不恢复余数阵列除法器来说，在进行运算时，沿着每一行都有进位（或借位）传播,同时所有行在它们的进位链上都是串行连接。

采用细胞模块和门电路等逻辑部件设计并实现阵列除法功能，设计的原理图调试后形成liufei3.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。

1.3设计环境

硬件环境：

伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。

EDA环境：

Xilinxfoundationf3.1设计软件。

如图1.2，1.3所示：

图1.2Xilinxfoundationf3.1设计平台

图1.3COP2000计算机组成原理集成调试软件

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第2章详细设计方案

2.1顶层方案图的设计与实现

顶层方案图实现阵列除法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。

在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。

2.1.1创建顶层图形设计文件

顶层设计采用了原理图设计输入方式，图形文件主要由可控加法／减法（CAS）单元构成，由32个CAS模块组装而成的一个完整的设计实体。

可利用Xilinxfoundationf3.1ECS模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。

图2.1不恢复余数的无符号数阵列除法器的顶层设计图形文件结构

图2.1所示的阵列除法器的顶层文件结构是由一个阵列除法器通过Xilinxfoundationf3.1封装后构成,其中X1X2X3X4X5X6X7X8为被除数，Y1Y2Y3Y4为除数，P为加减控制端（1为减法，0为加法），C1C2C3C4为商，S1S2S3S4S5S6S7S8为余数。

其电路原理如图2.2所示。

图2.2阵列除法器电路图

2.1.2器件的选择与引脚锁定

（1）器件的选择

由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为XilinxXCV200可编程逻辑芯片。

（2）引脚锁定

把顶层图形文件中的输入/输出信号安排到XilinxXCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及XilinxXCV200芯片引脚对应关系如表2.1所示。

表2.1信号和芯片引脚对应关系

图形文件中的输入/输出信号

XCV200芯片引脚信号

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2.1.3编译、综合、适配

利用Xilinxfoundationf3.1的原理图编辑器对顶层图形文件进行编译，并最终生成网络表文件，利用设计实现工具经综合、优化、适配，生成可供时序仿真的文件和器件下载编程文件。

2.2功能模块的设计与实现

阵列除法器的底层设计包括32个可控加法／减法（CAS）模块，设计时这个模可控加法／减法（CAS）模块由2个或门、3个异或门和4个与门逻辑组合成电路实现。

可控加法／减法（CAS）模块逻辑图如图2.3所示。

图2.3可控加法／减法（CAS）单元逻辑图

为了在为能在图形编辑器（原理图设计输入方式）中调用可控加法／减法（CAS）芯片需要把它封装，可利用Xilinxfoundationf3.1编译器中的如下步骤实现：

Tools=>SymbolWizard=>下一步。

XIN、YIN、PIN、CIN为4个输入信号，YOUT、POUT、COUT、SOUT为4个输出信号。

其元件图形符号如图2.4所示。

图2.4控制器元件图形符号

对创建的控制器模块进行功能仿真，验证其功能的正确性，可用Xilinx

Foundationf3.1编译器CAS模块实现。

按照表2.2的输入信号进行仿真，仿真结果如图2.5所示：

表2.2仿真数据理论结果

输入信号

输出信号

XIN

YIN

CIN

COUT

POUT

SOUT

YOUT

图2.5CAS功能仿真波形结果

将仿真结果与由仿真表2.2中的输出信号的理论之相比较，发现仿真结果正确，所以可控加法／减法（CAS）模块设计正确。

2.3仿真调试

仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。

（1）建立仿真波形文件及仿真信号选择

功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数（以一组数据为例），选定的仿真信号和设置的参数如表2.3所示。

表2.3仿真信号选择和参数设置

输入信号

输出信号

（2）功能仿真结果与分析

当被除数X=00000011,除数Y=1111时,得出商的理论值C=0001,余数的理论值S=00001001。

将理论值与功能仿真波形结果图（图2.6），仿真数据理论结果表（表2.4）相比较，发现结果完全一致。

可以看出功能仿真结果是正确的，进而说明电路设计的正确性。

图2.6功能仿真波形结果

表2.4仿真数据理论结果

输入信号

输出信号

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第3章编程下载与硬件测试

3.1编程下载

利用COP2000仿真软件的编程下载功能，将得到liufei3.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。

3.2硬件测试及结果分析

利用XCV200实验板进行硬件功能测试。

不恢复余数的无符号数阵列除法器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的发光二级管实现，其对应关系如表3.1所示。

表3.1XCV200实验板信号对应关系

图形文件中的输入/输出信号

XCV200芯片引脚信号

XCV200实验板

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K4：

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用表2.3中的输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关K4、K3及K2控制数据输入，同时观察发光二极管显示结果，得到如图3.1所示的硬件测试结果。

图3.1硬件测试结果图

可以看出硬件测试结果商为0001，余数为00001001符号位均为0，与表2.4中的理论值相同，说明电路设计完全正确，阵列除法器设计成功。

参考文献

[1]曹昕燕.EDA技术实验与课程设计[M].北京：

清华大学出版社，2006

[2]范延滨.微型计算机系统原理、接口与EDA设计技术[M].北京：

北京邮电大学出版社，2006

[3]王爱英.计算机组成与结构（第4版）[M].北京：

清华大学出版社，2006

[4]杜建国.VerilogHDL硬件描述语言[M].北京：

国防工业出版社，2004

[5]王冠.VerilogHDL与数字电路设计[M].北京：

机械工业出版社，2005

[6]柳春风.电子设计自动化（EAD）教程[M].北京：

北京理工大学大学出版社，2005

[7]莫正坤.计算机组成原理[M].武汉：

华中理工大学出版社,1996

[8]江国强.EAD技术习题与实验[M].北京：

电子工业出版社，2005

[9]百中英.计算机组成原理（第三版）[M].北京：

科学出版社，2005

附录（电路原理图）

电路原理图

可控加法／减法（CAS）模块

阵列除法器框图

课程设计总结：

在这次课程设计中，我确实遇到了一定的问题，由于是第一次接触XilinxFoundationF3﹒1软件，需要一定的时间去熟悉和了解软件。

其次对元件库中的芯片功能不了解，需要对可能要用到的芯片进行仿真，看结果对应芯片管脚了解芯片功能。

设计出来了电路却不会用环境，找不到对应的芯片，芯片封装也不是很懂，也不会仿真。

在查找资料的过程中了解到了电路中的芯片的逻辑功能有了更进一步的了解为改进设计的电路提供了基础，并能独立的完成仿真。

通过这次课设，我发现我的能力也得到了很大的提高，对新接触的软件，必须去查找资料，自己探索，在设计过程中我也提高了自己的动手能力。

通过这次课设我发现自己，更加有学习好计算机科学与技术这个专业的信心了，因为它可以增进知识、提高能力，它还可以让我有更加积极快乐的心态对待学习和生活，希望以后会有更多这样的机会。

指导教师评语：

指导教师（签字）：

　　　　　　年月日

课程设计成绩

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