基于QUARTUS的EDA专业课程设计数字频率计的仿真.docx
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基于QUARTUS的EDA专业课程设计数字频率计的仿真
成绩评定表
学生姓名
班级学号
专业
课程设计题目
评
语
组长签字:
成绩
日期
2月日
课程设计任务书
学院
专业
学生姓名
班级学号
课程设计题目
实践教学规定与任务:
一、内容及规定:
运用所学EDA设计办法设计数字频率计,纯熟使用使用QUARTUS
应用软件,进一步学习使用VHDL语言、原理图等EDA设计办法进行综合题目办法。
1调试底层模块,并时序仿真。
2.设计顶层模块,并时序仿真。
3.撰写课程设计报告,设计报告规定及格式见附件。
二、功能规定:
设计一种思维十进制数字频率计。
规定具备如下功能;
(1)测量范畴:
1HZ~10HZ。
(2)测量误差≤1/
(3)响应时间≤15s。
(4)显示时间不不大于1s。
(5)具备记忆显示功能。
即在测量过程中不刷新数据。
等数据过程结束后才显示测量成果。
给出待测信号频率值。
并保存到下一次测量结束。
涉及时基产生与测评时序控制电路模块。
以及待测信号脉冲计数电路模块和锁存与译码显示控制电路。
工作筹划与进度安排:
课程设计时间为10天(2周)
1、调研、查资料1天。
2、总体方案设计2天。
3、代码设计与调试5天。
4、撰写报告1天。
5、验收1天。
指引教师:
2月日
专业负责人:
2月日
学院教学副院长:
2月日
数字频率计课程设计
1.设计规定
设计一种四位十进制数字频率计。
规定具备如下功能:
(1)测量范畴:
1HZ~10HZ。
(2)测量误差≤1/
(3)响应时间≤15s。
(4)显示时间不不大于1s。
(5)具备记忆显示功能。
即在测量过程中不刷新数据。
等数据过
程结束后才显示测量成果。
给出待测信号频率值。
并保存到
下一次测量结束。
(6)涉及时基产生与测评时序控制电路模块。
以及待测信号脉冲计
数电路模块和锁存与译码显示控制电路。
2、设计目
通过综合性课程设计题目完毕过程,运用所学EDA知识,解决生活中遇到实际问题,达到活学活用,所学为所用目,进一步理解EDA学习目,提高实际应用水平。
本次设计数字频率计具备精度高、使用以便、测量迅速、便于实现测量过程自动化等长处,是频率测量重要手段之一。
数字频率计重要涉及时基产生与测评时序控制电路模块、待测信号脉冲计数电路、译码显示与锁存控制电路模块。
3.总体设计思路及解决方案
3.1有关知识
QuartusII是Altera公司综合性PLD开发软件,支持原理图、VHDL、VerilogHDL以及AHDL(AlteraHardwareDescriptionLanguage)等各种设计输入形式,内嵌自有综合器以及仿真器,可以完毕从设计输入到硬件配备完整PLD设计流程。
QuartusII可以在XP、Linux以及Unix上使用,除了可以使用Tcl脚本完毕设计流程外,提供了完善顾客图形界面设计方式。
具备运营速度快,界面统一,功能集中,易学易用等特点。
QuartusII支持AlteraIP核,包括了LPM/MegaFunction宏功能模块库,使顾客可以充分运用成熟模块,简化了设计复杂性、加快了设计速度。
对第三方EDA工具良好支持也使顾客可以在设计流程各个阶段使用熟悉第三放EDA工具。
此外,QuartusII通过和DSPBuilder工具与Matlab/Simulink相结合,可以以便地实现各种DSP应用系统;支持Altera片上可编程系统(SOPC)开发,集系统级设计、嵌入式软件开发、可编程逻辑设计于一体,是一种综合性开发平台。
MaxplusII作为Altera上一代PLD设计软件,由于其出众易用性而得到了广泛应用。
当前Altera已经停止了对MaxplusII更新支持,QuartusII与之相比不但仅是支持器件类型丰富和图形界面变化。
Altera在QuartusII中包括了许多诸如SignalTapII、ChipEditor和RTLViewer设计辅助工具,集成了SOPC和HardCopy设计流程,并且继承了MaxplusII和谐图形界面及简便用法。
AlteraQuartusII作为一种可编程逻辑设计环境,由于其强大设计能力和直观易用接口,越来越受到数字系统设计者欢迎。
AlteraQuartusII可编程逻辑软件属于第四代PLD开发平台。
该平台支持一种工作组环境下设计规定,其中涉及支持基于Internet协作设计。
Quartus平台与Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供应商开发工具相兼容。
改进了软件LogicLock模块设计功能,增添了FastFit编译选项,推动了网络编辑性能,并且提高了调试能力。
3.2设计思路及原理图
数字频率计是一种用十进制数字显示被测信号频率数字测量仪器.它基本功能是测量方波信号及其她各种单位时间内变化物理量。
本数字频率计采用自顶向下设计思想,通过闸门提供1s闸门时间对被测信号进行计数及测出被测信号频率,测出频率再通过译码器译码后输出给显示屏显示。
依照系统设计规定,数字频率计电路原理框图如下:
图3.1数字频率计电路原理框图
3.3、设计思路及解决方案
设计方案自顶向下设计,底层模块分时基产生与测评时序控制电路模块、待测信号脉冲计数电路模块、译码显示与锁存控制电路模块。
(1)时基产生与测评时序控制电路模块:
设计频率记得核心是设计一种测频率控制信号发生器(即时基产生与测评时序控制电路模块),产生测量频率控制时序。
控制时钟信号clk取为1Hz,二分频后即可产生一种脉宽为1s时钟control-en,以此作为计数闸门信号。
当control-en为高电平时,容许计数;当control-en下降沿时,应产生一种锁存信号,将计数值保存起来;锁存数据后,在下一种control-en上升沿到来之前对计数器清零,为下次计数做准备。
(2)待测信号脉冲计数电路模块
待测信号脉冲计数电路模块就是计数器,计数器以待测信号作为时钟,在清零信号clr到来时,异步清零;使能信号en为高电平时容许计数,为低电平时禁止计数。
(3)锁存与译码显示控制电路模块
锁存器在control-en下降沿到来时,将计数器计数值锁存,这样就不会由于周期性清零信号而不断闪烁了。
译码显示电路将计数器测得BCD码数字转换为七段晶体管LED显示(0——9),显示出十进制数字成果。
4.分层次方案设计及代码描述
4.1.底层程序源码
1、时基产生与测频时序控制电路模块VHDL源程序
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycontrolis
port(clk:
instd_logic;--定义输入
rst,ena:
outstd_logic);--定义输出
endcontrol;
architecturebehvofcontrolis
begin
process(clk)--clk为敏感信号
variablecqi:
std_logic_vector(2downto0);
begin
ifclk'eventandclk='1'then--时钟上升沿
ifcqi<1thencqi:
=cqi+1;ena<='1';rst<='0';
elsifcqi=1then
cqi:
=(others=>'0');
ena<='0';rst<='1';
endif;
endif;
endprocess;--进程结束
endbehv;
2、待测信号脉冲计数电路模块VHDL源程序
(1)10进制计数器:
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycnt10is
port(rst,fx,ena:
instd_logic;--rst,fx,ena为输入端口
cout:
outstd_logic;
outy:
outstd_logic_vector(3downto0));
endcnt10;
architecturebehvofcnt10is
begin
process(rst,ena,fx)--rst,fx,ena为敏感信号
variablecqi:
std_logic_vector(3downto0);
begin
ifrst='1'thencqi:
=(others=>'0');--执行清零
elsiffx'eventandfx='1'then--fx上升沿
ifena='1'then--如果使能信号为1
ifcqi<9thencqi:
=cqi+1;cout<='0';
elsifcqi=9then
cqi:
=(others=>'0');
cout<='1';
endif;
elsifena='0'thencqi:
=(others=>'0');--使能信号为0
endif;
endif;
outy<=cqi;
endprocess;--进程结束
endbehv;
(2)4位10进计数器:
libraryieee;
useieee.std_logic_1164.all;
entitycnt10_4is
port(fx,rst,ena:
instd_logic;--定义输入
d:
outstd_logic_vector(15downto0));--定义输出
endentity;
architectureoneofcnt10_4is
componentcnt10
port(rst,fx,ena:
instd_logic;
cout:
outstd_logic;
outy:
outstd_logic_vector(3downto0));
endcomponent;
signale:
std_logic_vector(3downto0);
begin--元件例化
u1:
cnt10portmap(fx=>fx,rst=>rst,ena=>ena,cout=>e(0),outy=>d(3downto0));
u2:
cnt10portmap(fx=>e(0),rst=>rst,ena=>ena,cout=>e
(1),outy=>d(7downto4));
u3:
cnt10portmap(fx=>e
(1),rst=>rst,ena=>ena,cout=>e
(2),outy=>d(11downto8));
u4:
cnt10portmap(fx=>e
(2),rst=>rst,ena=>ena,cout=>e(3),outy=>d(15downto12));
endarchitectureone;
(3)锁存器VHDL源程序
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitylatch4is
port(d:
instd_logic_vec