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摘要
集成电路掩膜版图设计是实现电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。
本文依据基本CMOS集成运算放大电路的设计指标及电路特点，绘制了基本电路图，通过Spectre进行仿真分析，得出性能指标与格元器件参数之间的关系，据此设计出各元件的版图几何尺寸以及工艺参数，建立出从性能指标到版图设计的优化路径。
运算放大器的版图设计，是模拟集成电路版图设计的典型，利用Spectre对设计初稿加以模拟，然后对不符合设计目标的参数加以修改，重复这一过程，最终得到优化设计方案。
最后根据参数尺寸等完成了放大器的版图设计以及版图的DRC、LVS验证。
关键词：
集成电路，运算放大器，版图设计，仿真
ABSTRACT
Integratedcircuitlayoutdesignisanessentialdesignparttorealizecircuitmaskmanufacturing,itisnotonlyrelatedtotheintegratedcircuittofunctioncorrectly,butalsocangreatlyaffecttheperformanceoftheintegratedcircuit,thecostandthepowerconsumption.BasedonthebasicCMOSintegratedoperationalamplifiercircuitcharacteristicanddesigntarget,wehaverenderedthebasiccircuitdiagram,andsimulationbySpectre,thesimulatedresultsarederivedparametersandtheirrelationshipbetweendeterminingfactors,therebydefiningalinewiththedesigntargetdomainsizeandprocessingparameters,finallywebuildedanoptimizationfromtheperformanceindextolayoutdesign.OperationalamplifierIClayoutdesign,isthedesignmodelofanalogintegratedcircuitlayout.HereweusedSpectretodesigndraftwhichshouldbesimulated,thenmodifiedwhichdonotplywiththedesigngoalsoftheparameters,repeattheprocess,andfinallygettheoptimizationdesignscheme.Finally,accordingtotheparameterssuchassizefinishedtheamplifierlayoutdesignandtheDRC,LVSverification.
KETWORDS:
Integratedcircuit,Operationalamplifier,layoutdesign,Simulation
（）原创性声明和使用授权说明
原创性声明
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所呈交的（），是我个人在指导教师的指导下进行的研究工作及取得的成果。
尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。
对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。
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所呈交的是本人在导师的指导下独立进行研究所取得的研究成果。
除了文中特别加以标注引用的内容外，本不包含任何其他个人或集体已经发表或撰写的成果作品。
对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。
本人完全意识到本声明的法律后果由本人承担。
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涉密按学校规定处理。
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前言
集成电路（IntegratedCircuit）是把大量有源和无源器件及它们之间的互连线路集成在一起,形成一个具体的功能模块。
集成电路的出现和迅速发展，彻底改变了人类文明和人们的日常生活。
集成电路电子电路，但它不同于数以万计的一般意义上的电子电路集成在一个微型芯片的晶体管，电阻，电容和电感等电子元件，这是一个奇妙的设计和制造方法，人类社会的进步，创造前所未有的奇迹，现实是奇迹集成电路版图设计。
相对于数字集成电路的规律性和离散性，计算机辅助设计方法学在给定所需功能行为描述的数字系统设计自动化方面已经非常成功。
但并不适用于模拟电路设计。
一般来说，模拟电路设计仍然需要手工进行。
因此，仔细研究模拟电路的设计过程，熟悉那些提高设计效率、增加设计成功机会的原则是非常必要的。
模拟集成电路的设计流程可以分为前段设计和后端设计两大部分。
前段设计包括电路的设计、原理图输入和电路仿真；后端设计（又称为物理设计）包括版图的绘制与验证。
根据参数要求设计好电路后，在设计环境中输入原理图并对设计的电路进行仿真，也就是对电路结构、元件尺寸的设计、负载估计及布局前电路的模拟。
对电路的分析主要包括直流分析、瞬态分析、交流分析、噪声分析、模拟参数分析、温度分析等。
后端绘制的版图后首先要通过版图验证，版图验证包括设计规则验证、电气规则检查、版图与电路原理图对比验证。
运算放大器（简称运放）是许多混合信号系统和模拟系统中的一个组成部分。
不同层次的复杂的运算放大器是用来实现多种功能的：
高速放大或过滤的直流偏置。
每一代CMOS技术，由于供应减少电压和晶体管沟道长度的运算放大器的设计，继续为运放的设计提出一个复杂的问题。
本文依据基本CMOS集成运算放大电路的设计指标及电路特点，绘制基本电路图，用Spectre进行仿真模拟，从模拟的结果中推导出各个参量和其决定因素之间的关系，从而确定出符合设计指标所的版图几何尺寸以及工艺参数。
利用Spectre对设计初稿加以模拟，然后对不符合设计目标的参数加以修改，重复这一过程，最终得到优化设计方案。
最后根据参数尺寸等进行版图设计以及验证。
第1章绪论
1.1课题背景
1.1.1研究背景
运算放大器（简称运放）是具有很高放大倍数的电路单元。
在实际地电路中，通常结合反馈网络共同组成某种功能模块。
由于早期应用于模拟计算机中，用以实现数字运算，故得名“运算放大器”。
运算放大器（简称运放）是许多混合信号系统和模拟系统中的一个组成部分。
不同层次的复杂的运算放大器是用来实现多种功能的：
高速放大或过滤的直流偏置。
每一代CMOS技术，由于供应减少电压和晶体管沟道长度的运算放大器的设计，继续为运放的设计提出一个复杂的问题。
我们粗略地把运放定义为“高增益的差动放大器”。
所谓“高”，指的是对应用，其增益已足够了，通常增益范围在10~
。
由于运放一般用来实现一个反馈系统，其开环增益的大笑根据闭环增益电路的精度要求来选取。
20年前，大多数的运放是各种应用的一个通用模块。
这些努力试图创造一个“理想”的运算放大器，例如，高电压增益，高输入阻抗和低输出阻抗。
然而，却要牺牲成本费用的其他性能如输出幅度，速度和功耗。
与次相反，今天的运放设计，放大器的设计从开始就认识到妥协之间的各种参数，这样一个妥协，最终将需要更多地考虑整体的设计，因此，我们需要知道满足每个人从适当的值的参数。
例如，如果高速度的要求，增益误差要求不高的选择电路结构应有利于前者，后者可以牺牲。
运算放大器的版图设计，是模拟集成电路版图设计的典型，利用Cadence对设计初稿加以模拟，然后对不符合设计目标的参数加以修改并进行模拟，重复这一过程，最终得到优化设计方案，其关键在于寻找目标与决定因素之间的关系。
1.1.2研究内容
模拟集成电路设计过程可以分为俩大部分设计的前端和后端。
前段设计包括设计电路、输入原理图和仿真电路；后端设计（也可以叫物理设计）包括版绘制版图及其验证。
前段设计包括设计电路结构和输入原理图。
根据要求参数设计所需电路后，把原理图输入到设计环境中并对其进行电路仿真，也就是对元件尺寸的设计、电路的结构、布局前电路及负载估计进行模拟。
在此过程中要求芯片的生产厂家提供出可以模拟库文件以便用于仿真。
分析电路主要还包括瞬态分析、直流分析、交流分析、温度分析、模拟参数分析、噪声分析等。
如果仿真结果完全符合了设计的要求以后就可以将电路提供给后端从而进行版图方面的设计。
后端中在绘制完成版图后最初要通过版图的一些验证，版图的验证包括版图与电路原理图的对比验证（LVS;LayoutVersusSchematic）、电气规则的检查（ERC;ElectricalRuleCheck）、设计规则的验证（DRC;DesignRuleCheck）。
DRC验证是对电路的一些布局进行几何空间的验证从而保证厂家在工艺技术方面可以实现线路的连接；ERC验证用来检查电气连接中的一些错误，像电源和地是否短路、器件是否悬空等等所制定的一些电特性。
在设计的规则检查中包括了ERC检查的规则，一般来说只需要LVS和后仿真能够通过，ERC都不会有问题，所以ERC验证不经常出现，而厂家也就不会提供出ERC的规则文件。
LVS验证是把电路图与版图作一个拓扑关系的对比，从而检查出在布局前后元件值、衬底的类型是否相符，电路连接的方式是否保持一致。
版图中的一些寄生元件将对集成电路的某些性能产生严重的影响。
因此必须要对从版图中提取出来的网表（其中包含着寄生元件）进行仿真，此过程称为后仿真。
最后的模拟验证是将包含有寄生效应的整个电路加进输入信号。
通过了电气规则的检查，设计规则的检查，电路抽取的验证和后仿真，就可以提交各芯片厂家试流片了。
在严格按照设计程序进行电路仿真并通过版图验证和后仿真之后，投片是否成功，关键是看芯片制造厂了。
本主要分析CMOS集成运算放大各个部分的主要原理；完成对CMOS运放的设计，用Spectre进行仿真模拟，从模拟的结果中推导出各个参量和其决定因素之间的关系，从而确定出符合设计指标所的版图几何尺寸以及工艺参数，建立出从性能指标到版图设计的优化路径。
运算放大器的版图设计，是模拟集成电路版图设计的典型，利用Spectre对设计初稿加以模拟，然后对不符合设计目标的参数加以修改，重复这一过程，最终得到优化设计方案。
最后根据参数尺寸等进行版图设计以及验证。
本设计采用全制定模拟集成电路设计方法，严格根据模拟集成电路的正向设计流程，采用上华0.6umCMOS双多晶双铝CMOS混合工艺设计规则，全部设计过程在Cadence的设计平台上完成。
1.2电路设计流程
一般完整的CMOS电路设计包括多个步骤，将它简要分为4步，如图1.1所示。
下面对每一步的工作进行简单的说明。
首先是确定设计目标。
根据目标的需求，以及需要使用的电路工艺，决定具体的电路要求。
这些要求包括：
增益、电源电压、功耗、带宽、电路面积、噪声、失真、输入输出动态范围等。
在这里设计者要对目标有清晰透彻的理解，并可通过一些方法如建模等对目标的可实现性进行验证，从而使后续工作能够顺利的进行。
其次是构造电路并进行仿真。
通常也可以称此阶段为电路设计。
但是，这里的“设计”只是整个电路设计流程中的一步。
这里要对电路的各个主要性能进行仿真，对不符合要求的参数进行修改，并重新仿真。
重复这一过程。
使其最终能达到所需要的性能指标。
再次是版图的绘制。
所谓电路原理图是指器件符号与连线的抽象关系的表示，并不是实际中的电路连接，因此我们必须将电路原理图转化为具有实际物理意义的版图，从而确定出电路各器件以及连线的真实形状。
电路原理图中的器件符号被版图中的器件所代替，而原理图中的连线也用版图中的导线来表示，最终电路的形状就被版图的形状所代替了。
因此也可以这么说，所见的版图就是需要的电路，最终将版图提交给生产厂家。
版图完成之后，把数据交给晶片制造厂进行生产，一般需要经过6至8周的时间，厂家会制造好电路，将芯片返回给设计者。
最后是对完成的芯片进行一些测试。
在管壳或测试PCB板上封装上芯片，使用测试仪器，通过设计外围电路进行测试，得到所设计电路的测试结果进行对比。
图1.1模拟集成电路设计流程
在经过“确定目标——电路仿真——版图制作——流片测试”这4个步骤后，才能算完成了全部的电路设计流程。
将最后的测试结果和最初的电路指标进行比较，总结电路设计的结果。
从而为下一次的电路设计做准备。
1.3主要工作以及任务分配
1.3.1主要工作
（1）收集CMOS运算放大器和模拟集成电路版图设计的相关资料。
（2）分析CMOS运算放大器电路的构成和基本原理并对其相关电路进行筛选。
（3）学习有关参考书籍，掌握有关设计、计算方法。
（4）方案论证与比较。
（5）电路的单元设计
（6）对电路进行仿真和参数分析
（7）版图设计与优化。
（8）DRC验证及修改仿真。
（9）设计总结。
1.3.2任务分配
（1）第3周：
资料收集及整理。
（2）第4周：
设计基本原理图，并提交开题报告。
（3）第5周~第8周：
对设计的电路进行版图设计。
（4）第9周~第14周：
根据从版图中提取的参数，进行软件仿真。
将仿真结果与设计参数进行比较，如不满足设计指标要求，则修改版图，再提取参数、仿真对比，知道满足需要为止。
（5）第15周~第16周：
撰写设计报告，提交符合规范的设计报告。
（6）第17周：
答辩。
1.4小结
本小节主要介绍了CMOS运放的研究背景以及研究内容，还介绍了模拟集成电路设计的基本流程。
使我们对设计模拟集成电路有了初步的了解。
最后指出了本次设计主要工作以及主要内容。
第2章版图基础知识
2.1版图的设计简介
2.1.1版图的概念
版图：
就是按照规则画好器件，合理的摆放器件，再用金属线适当的连接。
不同的颜色图案表示不同的层次，工艺厂商按照图纸制造掩膜版，掩膜版的层数设计工艺步数和成本。
不同的颜色图案层叠起来，从平面图上反应着立体的存在。
2.1.2版图中层的意义
为了更好的理解版图的概念，这里介绍MOS管。
如图2.1的PMOS管，左侧是电路原理图中的符号，右边是物理结构图。
在PMOS管结构图中，包含了P衬底、N阱、P+有源区、栅极下氧化层、多晶硅栅以及引出的G、D、S、B各级的接触孔。
实际上，它们是一层一层从下到上叠在一起的。
因此，一个MOS管包含了多层结构。
图2.1PMOS符号和物理构造
制作MOS管的过程也是按照顺序从下到上依次进行的。
换句话说，起初只有一层硅片；然后把N阱制作在P衬底上，这就形成了第二层；把有源区注入N阱中，这就形成了第三层；而作为栅极下的氧化层，要在有源区上产生一层氧化物，这就形成了第四层；在氧化层上增加多晶硅栅，这就形成了第五层；最后把接触孔打在MOS管各级上，通过金属，使MOS管能和其他电路器件相连接，这就形成了第六层。
而在MOS管的每一层的制作中又包含若干个步骤。
实际上，除了这里提到的这六层外，为了保证制作的可靠性还会适当加入其他物质层。
一个电路的制作需要使用多项工艺，执行许多个步骤。
这里我们只要知道集成电路是分层制造，器件具有多层的结构。
由于集成电路是按层制作出来的，而版图是表示电路实际构造的，也就需要不同的层来表示器件、电路的结构以及连接。
这些层是和实际电路的物理层相对应。
表2-1列出了版图中常见层的名称以及它的含义。
不同的工艺使用的层数不同，但都会包含制作NMOS管和PMOS管需要的各层，以及连接用的金属层。
表2-1版图中层的定义
层名
含义
NWell
N阱，PMOS管在N阱中制造
DeepNWell
深N阱，做在P型衬底上，在深N阱内做P阱
PWell
P阱，做在深N阱内，和P型衬底隔离。
当NMOS管做在整个硅片的P型衬底上时，它的衬底一般接最低点位；如果做在P阱内，它的衬底可以接任意电位。
NSub
N型衬底偏置，掺杂浓度高于N阱，用来连接金属导线，给N阱偏置电位
PSub
P型衬底偏置，掺杂浓度高于P阱，用来连接金属导线，给P阱偏置电位
NActive
NMOS管有源区，做在P型衬底或P阱中
PActive
PMOS管有源区，做在N阱中
NImplant
NActive的外延，用来保证NActive的精度
PImplant
PActive的外延，用来保证PActive的精度
Poly
多晶硅层，可用做MOS管栅极，多晶硅电阻、PIP电容的下级板
Rdummy
标明多晶硅电阻范围的冗余层
Cpoly
PIP电容的上级板
Cmetal
MIM电容的上级板
Contact
连接第一层金属和下面各层的接触孔
Metal1
第一层金属
Via1
连接第1层、第2层金属的过孔
Metal2
第2层金属
Via2
连接第2层、第3层金属的过孔
Metal3
第3层金属
Via3
连接第3层、第4层金属的过孔
Metal4
第4层金属
Via4
连接第4层、第5层金属的过孔
PAD
标明PAD范围的冗余层
ESD
标明ESD电路范围的冗余层
2.2CMOS工艺技术
2.2.1概述
因为对电路性能的许多限制均与制造问题有关，所以在IC电路和版图的设计中，对器件工艺的整体了解证明是必要的。
而且，今天的半导体技术要求工艺工程师和电路设计之间经常地交流以熟悉相互的需要，因而必须对工艺的每一个规则有充分的了解。
设计集成电路最常采用的两种工艺是双极工艺和MOS工艺。
这两大“家族”又分别形成各种各样的小家族，图2.2列出了一些广泛采用的硅集成电路工艺，以前，大多数数字电路和模拟电路的设计都采用双极工艺，但近年来，MOS工艺的应用有了很大的发展。
用户对高密度数字电路（如存储器和微处理器）的需求是MOS工艺在数字电路中的应用户不断发展的巨大推动力。
模拟电路设计师们认识到MOS电路的这一特点后，开始将模拟电路和数字电路设计在同意块集成电路上，这方面已经取得了巨大的成功。
图2.2硅工艺分类
2.2.2CMOS工艺的一些主要步骤
2.2.2.1.晶片工艺
CMOS工艺在一开始所用到的晶片都必须是具有高质量的。
换句话说说，晶片必须生长成为只包含非常少的“缺陷”的单晶硅体。
另外此外，晶片需要包含合适的杂质类型以及掺杂的浓度从而满足对电阻率的要求。
这类单晶硅生长可以使用“切克劳斯基法”（Czochralskimethod）来实现：
在熔融硅中侵入一块单晶硅的籽晶，接着一边旋转籽晶一边从熔融硅中逐渐地将籽晶拉出来。
由此，一个能够切成薄晶片的大单晶“棒”就完成了。
随着新一代工艺的诞生，晶片的直径在随之增大，现今已超过了20cm。
注意要在熔融硅中掺入杂志来获得所需要的电阻率。
然后，晶片被抛光和化学腐蚀，以去除在切片过程中造成的表面损伤。
在大多数CMOS工艺中，晶片的电阻率为0.05到0.1Ω.cm，厚度约为500到1000um。
2.2.2.2.光刻
光刻是把电路版图信息转移到晶片上的第一步。
是把某一层从版图上转移到硅片上。
通过被精确控制的电子束将该图形“写”在透明玻璃“掩膜版”上。
此外，在晶片上涂一层薄层光照后刻蚀特性会发生变化的“光刻胶”。
接下来，将掩膜版置于晶片上方，利用紫外线将图形投影到晶片上。
曝光区域的光刻胶“变硬”，不透明区域的光刻胶保持“松软”。
然后，将晶片放到腐蚀剂中去除“松软”的光刻胶，从而暴露出其下方的硅表面。
这一系列操作的过程就称为完成了一次光刻的流程。
2.2.2.3氧化
硅的一个独有的特性是，可以在其表面生成非常均匀的氧化层面几乎不在晶格中产生应力，从而允许栅氧化层的制造薄到几十埃。
除了作为栅的绝缘材外，二氧化硅在很多制造工序中可以作为保护层。
在器件之间的区域，也可以生成一层称为“场氧”的厚SiO2层，使后面的工序可以在其上制作互联线。
2.2.2.4离子注入
在制造过程的许多工序中，都必须对晶片进行选择性掺杂。
最常用的掺杂方法是“离子注入法”。
它是通过将杂质原子加速变为高能离子束，再用其轰击晶片表面而使杂质注入无掩膜区域而实现的。
2.2.2.5沉积与刻蚀
器件的制造需要各种材料的沉积。
这些材料包括多晶硅、隔离互连层的绝缘材料以及作为互连的金属层。
在厚绝缘层上生长多晶硅的一个常用方法是“化学气相沉积”（CVD）。
这种方法是将晶片放到一个充满某种气体的扩散炉中，通过气体的化学反应生成所需的材料。
2.2.3CMOS制造工艺的基本流程
以P阱硅栅CMOS制造工艺的基本流程为例
如图2.3
图2.3P阱硅栅CMOS制造工艺的基本流程
（1）定义P阱
a.在N型硅衬底表面生长SiO2层；
b.#1掩膜版：
确定P阱区；
c.P阱：
硼离子注入；
d.阱区推进约4~6um阱深。
（2）确定有源区
a.#2掩膜版，确定有源工作区；
b.有源区表面热生长薄氧化层约500
（3）确定多晶硅栅
a.#3掩膜版，确定多晶硅区；
b.淀积多晶硅。
（4）PMOS管源漏区形成
#4掩膜版（正版），确定PMOSFET的源漏区；
b.硼离子注入或硼杂质扩散形成PMOS管的源区和漏区。
（5）NMOS管源漏区形成
#5掩膜版，即#4掩膜版（负版）确定NMOS管的源漏区；
b.砷或磷离子注入或杂志扩散，形成NMOS管的源区和漏区。
（6）引线孔
a.淀积场SiO2层；
b.#6掩膜版确定引线孔区。
c.蒸发铝金属层。
（7）铝引线形成
#7掩膜版确定铝引线图形。
2.3设计规则
画版图就是根据电路原理图，将版图中的各层的几何图形组成对应器件，并按照一定的关系将它们连接起来。
如图2.5（a）所示，这是一个PMOS管版图，它包含N阱、栅、P+有源区、P+衬底偏置和接触孔5层，由大小不等的长方形和正方形组合而成。
各层图形之间满足一定的尺寸和相对位置的约束。
图2.5PMOS管的版图
为了确保制造出芯片的合格就是这些约束的目的。
在集成电路制作过程中，需要准确定位每一层的位置、形状，然后通过各种工艺将这一层产生出来。
而生产过程中的物理化学反应和机器的精度限制了器件中各层的最小尺寸，以及层
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