基于Quartus的多功能数字钟方案设计书.docx
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基于Quartus的多功能数字钟方案设计书
基于Quartus的多功能数字钟设计
院系:
电光
专业:
通信工程
姓名:
沈丹萍
学号:
09042201018
指导老师:
蒋立平
时间:
2011年11月20日
摘要
该实验是利用QuartusII软件设计一个数字钟,进行实验设计和仿真调试,实现了计时,校时,校分,清零,保持和整点报时等多种基本功能,并下载到SmartSOPC实验系统中进行调试和验证。
此外还添加了显示星期,闹钟设定等附加功能,使得设计的数字钟的功能更加完善。
关键字:
Quartus数字钟多功能仿真
Abstract
ThisexperimentistodesignadigitalclockwhichisbasedonQuartussoftwareandinwhichmanybasicfunctionsliketime-counting,hour-correcting,minute-correcting,reset,time-holdingandbellingonthehour.Andthenvalidatedthedesignontheexperimentalboard.Inaddition,additionalfunctionslikedisplayingandresetingtheweekandsettingalarmmakethisdigitalclockaperfectone.
Keywords:
Quartusdigital-clockmulti-functionsimulate
1.设计要求……………………………………………4
2.工作原理……………………………………………4
3.各模块说明…………………………………………5
1)分频模块…………………………………………5
2)计时模块…………………………………………7
3)动态显示模块……………………………………9
4)校分与校时模块………………………………10
5)清零模块………………………………………11
6)保持模块………………………………………11
7)报时模块………………………………………12
4.扩展模块…………………………………………13
1)星期模块………………………………………13
2)闹钟模块………………………………………13
5.总电路的形成……………………………………16
6.调试、编程下载…………………………………18
7.实验中出现问题及解决办法……………………18
8.实验收获与感受…………………………………18
9.参考文献…………………………………………19
一、设计要求
1.设计一个数字计时器,可以完成00:
00:
00到23:
59:
59的计时功能,并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能。
2.具体要求如下:
1)能进行正常的时、分、秒计时功能,最大计时显示23小时59分59秒。
2)分别由六个数码管显示时分秒的计时。
3)K1是系统的使能开关,K1=0正常工作,K1=1时钟保持不变。
4)K2是系统的清零开关,K2=0正常工作,K2=1时钟的分、秒全清零。
5)在数字钟正常工作时可以对数字钟进行快速校时和校分。
K3是系统的校分开关,K3=0正常工作K3=1时可以快速校分;K4是系统的校时开关,K4=0正常工作,K4=1时可以快速校时。
3.设计提高部分要求
1)时钟具有整点报时功能,当时钟计到59’53”时开始报时,在59’53”,59’55”,59’57”时报时频率为512Hz,59’59”时报时频率为1KHz。
2)星期显示:
星期显示功能是在数字钟界面显示星期,到计时到24小时时,星期上显示的数据进一位。
3)闹表设定:
通过开关切换显示至闹钟界面,利用闹钟校时和校分开
关对闹钟时间进行设定,且不影响数字钟计时。
当计时到闹钟设定
时间蜂鸣器鸣叫。
4.仿真与验证
用Quartus软件对设计电路进行功能仿真,并下载到实验板上对其功能进行验证。
二、工作原理
数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的,控制电路按要求可由校分校时电路、清零电路和保持电路组成。
其中,脉冲发生电路将实验箱提供的48Mhz的频率分成电路所需要的频率;计时电路与动态显示电路相连,将时间与星期显示在七段数码管上,并且驱动蜂鸣器整点报时;校时校分电路对时、分、星期提供快速校时;清零电路作用时,系统的分秒时同时归零;保持电路作用时,系统停止计时并保持时间不变。
其原理框图如图所示:
三、各模块说明
1、分频模块
分频模块将实验箱提供的48MHZ的频率分频,得到所需的频率。
实验中需要1HZ作为时秒、分、时的时钟信号,2HZ作为校分、校时的时钟信号,512HZ、1000HZ作为报时蜂鸣所需频率信号等。
(1)二分频
2fp
波形图如下:
(2)三分频
3fp
波形图如下:
(3)十分频
10fp
波形图如下:
(4)分频器总体电路
fpq
其中,24fp可由一个3fp和三个2fp级联而成,1000fp可由三个10fp级联而成。
2、计时模块
计时电路包括秒,分,时,星期四个模块,依次进位。
其中秒和分的模块类似,都是一个模六十计数器,时模块是一个模24计数器,而星期则是一个特殊的模7计数器。
设计时采用的是同步计数器,它们所接的时钟信号均为1Hz。
(1)秒计时模块
miao
当秒计时至59秒时由四与非门输出一个低电平将秒个位及秒十位置零,同时变换此低电平为高作为进位信号传递给分个位。
波形图如下:
(2)分计时模块
fen
观察可发现其结构与秒计时模块一致,唯一不同的是由于分清零的条件不仅是分计到59,而且秒也要计到59,故清零信号的输入还要添加秒计时模块的输出。
波形图与秒计时模块的相类似。
(3)时计时模块
shi
时计时模块与秒,分模块类似,只是进位信号要设计在23时置零进位,并且要等到秒与分信号都计到59时它才能进位清零,故清零信号的输入还要添加秒和分计时模块的输出。
波形图如下:
3、动态显示模块
此模块是用于数码管的动态显示,在本实验中一共需要7个数码管参与显示(秒2位,分2位,时2位,星期1位),所以计数器74161设计为模7的循环,其输出既作为4片74151的控制端,又作为3-8译码器74138的控制端。
因为只有一片BCD译码器7447,所以当计数器到某一个数值时,四片74151同时选取对应位的一个输入组成计时器某一位的BCD编码接入显示译码器7447,与此同时根据计数器的数值,74138译码器也从七个显示管的使能端选择对应位有效,从而在实验箱上显现一个有效数据。
扫描的频率为几千赫兹,因为人眼视觉停留的原因,会感觉七个数码管同时显示。
原理图如下:
xianshiyima2
4、校分与校时模块
(1)校分模块
jiaofen
当K3为0时,校分模块输出1Hz的脉冲供给分计时模块正常计数;当K3为1时,校分模块输出2Hz的脉冲供给分计时模块校分。
其中为了防止拨开关时引发的颤动给校分带来影响,在校分模块中加入了消颤的D触发器。
由于校分的时候无论秒计时模块是否计到59,都能进行校分,故秒计时模块的输出要与开关K3相或才能供给校分模块的使能端。
(2)校时模块
jiaoshi
当K4为0时,校时模块输出1Hz的脉冲供给时计时模块正常计数;当K4为1时,校时模块输出2Hz的脉冲供给时计时模块校分。
其中为了防止拨开关时引发的颤动给校时带来影响,在校时模块中加入了消颤的D触发器。
由于校时的时候无论秒和分计时模块是否都计到59,都能进行校时,故秒计时模块的输出要与开关K4相或才能供给校分模块的使能端。
5、清零模块
通过增加一个开关K2来控制计时电路,开关通过非门直接接在每个
74160的清零端,当开关断开时,计时器正常工作,当开关闭合时,计时器
清零。
K2=0,RD=1;K2=1,RD=0。
6、保持模块
通过开关K1控制秒的使能信号,当秒停止计时,计时器就“保持”了。
K1=0,ENT=1;K1=1,ENT=0。
7、报时模块
当电路计时到59分53,55,57秒时,分别发出一声较低的蜂鸣声;当计时到59分59秒时,发出一声较高的蜂鸣声。
需要在某时刻报时,就将该时刻输出为“1”的信号作为触发信号,选通报时脉冲信号进行报时。
设计思路:
设F是报时函数,F1是低音报时函数,F2是高音报时函数。
所有函数为高电平时报时。
则有:
F=59’53’’F1+59’55’’F1+59’57’’F1+59’59’’F2
=59’51’’(2’’F1+4’’F1+6’’F1+8’’F2)
=59’51’’·(2’’F1·4’’F1·8’’F2)
原理图如下:
baoshi
四、扩展模块
1、星期模块
星期计时关键是实现一个模七的计时循环,这里利用同步十进制计数器74160来实现。
星期的跳变需要秒分计到59并且时计到23,即时的进位输出。
原理图如下:
week
2、闹钟模块
闹钟模块的设计主要需要解决三个问题,分别是闹钟校分校时的控制,显示模块的复用和闹铃在规定的时间响起。
(1)闹钟校分校时的控制
以2HZ频率来校分和校时,原理图分别如下:
cfenjishi
cshijishi
用开关K7控制界面,K3和K4控制校分和校时,原理图如下:
naozhongjiaoshi
(2)显示模块复用
用K7控制选择器的输出,当K7=0时,输出的是计时器的值,K7=0时切换至闹钟校分校时界面,原理图如下:
naobiao
其中,32选16的内部电路如下图:
显示模块的复用是通过设计一个32选16的选择器实现的。
由于K7是闹钟模式控制开关,当K7为0时选择正常计数输出给显示模块,当K7为1时,选择闹钟校时的输出给显示模块显示。
这样做的好处是不需要新增显示模块,节约工作量。
(3)闹钟定时响起
计时输出与闹钟校分校时结果比较:
naobiaocompbeep
其中,comp模块内部电路:
闹钟定时响起的条件是计数时间与设定时间一致,这就需要一个比较器来实现,比较器的输出接蜂鸣器,当输入数据相等时比较结果为高电平,从而驱动蜂鸣器。
五、总电路的形成
(1)计时器电路
jishiqi
该计时器电路中,不仅包含了秒、分、时电路,同时将校分、校时、保持、清零电路一起连入,形成完整的计时器基本电路。
(2)总电路
六、调试、编程下载
选择“Processing-startcomplication”进行全编译,编译通过后要进行管脚分配,选择“AssignmentsàPins”,在打开的对话框中的“Location”栏中选择相应的管脚填入,并将未用到的管脚置为三态,最后将程序下载到SmartSOPC实验系统中运行,检验结果是否正确。
七、实验中出现的问题及解决办法
本次实验中出现遇到了很多问题,主要原因有的是本身思考问题不全面,导致调试时漏洞百出,还有就是设计方法的问题以及作图时不够细致。
以下是设计中出现的一些问题及解决方法:
(1)分频模块
在设计分频模块的时候,由于没有考虑整体功能实现需要多个不同频率的输出,而只把1HZ作为我们的目标,导致后来用到时又返回去增加输出,导致模块的变动,也给整个工程带来了麻烦。
(2)译码显示问题
在检验计时输出时,发现分的个位显示乱码,和同学讨论后才知道原来是输出的四位二进制位的顺序倒了,该软件中数组表示时一般高位在前,即应该是MH[3..0]的形式。
(3)消颤问题
在一开始调试总电路时,发现分和时的进位很乱,查电路查了很久,没找出任何问题,实在不知如何解决。
后来经某同学提醒,知道可能是下载时出现频率干扰的现象,由于电路中我已经加了消颤电路,所以一直没往这方面想。
后来我决定将校分用的2Hz改为1Hz试试,结果成功了。
(4)闹钟问题
在附加功能闹表的设计实现中,出现了不少问题,由于时间有限,我最终只是解决了显示复用的问题,但闹表还未能正常使用。
八、实验收获与感受
本实验中,我们利用QuartusⅡ软件设计出了多功能数字钟并下载到了SmartSOPC实验箱中。
设计时遵循了先分模块处理再总体连接的思想,能较有条理的一步步设计下来,但仍出现了很多问题。
由于一开始全局观念不清晰,致使分频电路只能输出1Hz,后来重新做,浪费了时间;后来显示时出现乱码,原因是输出二进制位时没有按从高到低的顺序;后来分、时的进位一直不对,因为设计时加了消颤电路,所以一开始没往这方面想,总以为是电路错了,结果查了很多遍都没能发现任何问题,最后经人提醒才知道可能是频率干扰,于是将校分的频率改为1Hz(原来是2Hz)后,发现进位正常了。
最后,基本功能实现后,又设计了星期和闹钟两个附加功能,结果因为时间有限闹钟问题没能得到很好的解决。
九、参考文献
【1】蒋立平数字逻辑电路与系统设计电子工业出版社
【2】EDA设计实验指导书南京理工大学电子技术中心2011年4月