计算机组成原理全部实验.docx
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计算机组成原理全部实验
计算机组成原理讲义
计算机科学技术系王玉芬
2012年11月3日
基础实验部分
该篇章共有五个基础实验组成，分别是：
实验一运算器实验
实验二存储器实验
实验三数据通路组成与故障分析实验
实验四微程序控制器实验
实验五模型机CPU组成与指令周期实验
实验一运算器实验
运算器又称作算术逻辑运算单元（ALU），是计算机的五大基本组成部件之一，主要用来完成算术运算和逻辑运算。
运算器的核心部件是加法器，加减乘除运算等都是通过加法器进行的，因此，加快运算器的速度实质上是要加快加法器的速度。
机器字长n位，意味着能完成两个n位数的各种运算。
就应该由n个全加器构成n位并行加法器来实现。
通过本实验可以让学生对运算器有一个比较深刻的了解。
一、实验目的
1．掌握简单运算器的数据传输方式。
2．掌握算术逻辑运算部件的工作原理。
3.熟悉简单运算器的数据传送通路。
4.给定数据，完成各种算术运算和逻辑运算。
二、实验内容：
完成不带进位及带进位的算术运算、逻辑运算实验。
总结出不带进位及带进位运算的特点。
三、实验原理：
1.实验电路图
图4-1运算器实验电路图
2.实验数据流图
图4-2运算器实验数据流图
3.实验原理
运算器实验是在ALUUNIT单元进行；单板方式下，控制信号，数据，时序信号由实验仪的逻辑开关电路和时序发生器提供，SW7－SW0八个逻辑开关用于产生数据，并发送到总线上；系统方式下，其控制信号由系统机实验平台可视化软件通过管理CPU来进行控制，SW7－SW0八个逻辑开关由可视化实验平台提供数据信号。
（1）DR1，DR2：
运算暂存器，
（2）LDDR1：
控制把总线上的数据打入运算暂存器DR1，高电平有效。
（3）LDDR2：
控制把总线上的数据打入运算暂存器DR2，高电平有效。
（4）S3，S2，S1，S0：
确定执行哪一种算术运算或逻辑运算（运算功能表见附录1或者课本第49页）。
（5）M：
M＝0执行算术操作；M＝1执行逻辑操作。
（6）/CN：
/CN＝0表示ALU运算时最低位加进位1；/CN＝1则表示无进位。
（7）ALU－BUS：
控制运算器的运算结果是否送到总线BUS，低电平有效。
（8）SW－BUS：
控制8位数据开关SW7－SW0的开关量是否送到总线，低电平有效。
四、实验步骤：
实验前首先确定实验方式（是手动方式还是系统方式），如果在做手动方式实验则将方式选择开关置手动方式位置（31个开关状态置成单板方式）。
实验箱已标明手动方式和系统方式标志。
所有的实验均由手动方式来实现。
如果用系统方式，则必须将系统软件安装到系统机上。
将方式标志置系统模式位置。
学生所做的实验均在系统机上完成。
其中包括高低电平的按钮开关信号输入，状态显示均在系统机上进行。
下面实验以手动方式为例进行。
我们相信学生在手动方式下完成各项实验后，进入系统方式会变的更加得心应手。
具体步骤如下：
1．实验前应将MF－OUT输出信号与MF相连接。
2．如果进行单板方式状态实验，应将开关方式状态设置成单板方式；同时将位于EDA设计区一上方P0K开关设置成手动方式位置，P1K，P2K开关位置均设置成手动方式位置。
3．如果进行系统方式调试，则按上述方式相反状态设置。
4．频率信号输出设置：
在CPU1UNIT区有四个f0-f4状态设置，在进行实验时应保证f0-f4四个信号输出只能有一个信号输出，及f0-f4只有一开关在On的位置。
5．不管是手动方式还是系统方式，31个按钮开关初始状态应为“1”即对应的指示灯处于发光的状态。
6．位于UPCUNIT区的J1跳线开关应在右侧状态。
说明：
开关AL－BUS；SW－BUS标识符应为“/AL-BUS;/SW-BUS”
注意事项：
AL－BUS；SW－BUS不能同时按下；因为同时按下会发生总线冲突，损坏器件。
实验前把TJ，DP对应的逻辑开关置成11状态（高电平输出），并预置下列逻辑电平状态：
/ALU－BUS＝1，/PC－BUS＝1，R0－BUS＝1，R1－BUS＝1，R2－BUS＝1时序发生器处于单拍输出状态，实验是在单步状态下进行DR1，DR2的数据写入及运算，以便能清楚地看见每一步的运算过程。
实验步骤按表1进行。
实验时，对表中的逻辑开关进行操作置1或清0，在对DR1，DR2存数据时，按单次脉冲P0（产生单拍T4信号）。
表1中带X的为随机状态，无论是高电平还是低电平，它都不影响运算器的运算操作。
总线D7－D0上接电平指示灯，显示参与运算的数据结果。
表中列出运算器实验任务的步骤同表4相同，16种算术操作和16种逻辑操作只列出了前面4种，其它实验步骤同表4相同。
带“↑”的地方表示需要按一次单次脉冲P0，无“↑”的地方表示不需要按单次脉冲P0。
表1运算器实验步骤与显示结果表
S3S2S1S0
M
/Cn
LDDR1
LDDR2
SW→
BUS
AL→
BUS
SW7―SW0
D7－
D0
P0
注释
XXXX
X
X
0
0
0
1
55H
55H
XXXX
X
X
0
0
0
1
AAH
AAH
XXXX
X
X
1
0
0
1
55H
55H
↑
向DR1送数
XXXX
X
X
0
1
0
1
AAH
AAH
↑
向DR2送数
1111
1
X
0
0
1
0
XXH
55H
读出DR1数
1010
1
X
0
0
1
0
XXH
AAH
读出DR2数
XXXX
X
X
1
0
0
1
AAH
AAH
↑
向DR1送数
XXXX
X
X
0
1
0
1
55H
55H
↑
向DR2送数
0000
0
1
0
0
1
0
XXH
AAH
算术运算
0000
0
0
0
0
1
0
XXH
ABH
算术运算
0000
1
X
0
0
1
0
XXH
55H
逻辑运算
0001
0
1
0
0
1
0
XXH
FFH
算术运算
0001
0
0
0
0
1
0
XXH
00H
算术运算
0001
1
X
0
0
1
0
XXH
00H
逻辑运算
0010
0
1
0
0
1
0
XXH
AAH
算术运算
0010
0
0
0
0
1
0
XXH
ABH
算术运算
0010
1
X
0
0
1
0
XXH
55H
逻辑运算
0011
0
1
0
0
1
0
XXH
FFH
算术运算
0011
0
0
0
0
1
0
XXH
00H
算术运算
0011
1
X
0
0
1
0
XXH
00H
逻辑运算
注意：
运算器实验时，把与T4信号相关而本实验不用的LDR0，LDR1，LDR2接低电平，否则影响实验结果。
其它注意事项：
进行系统方式实验时应注意如下几点：
实验前应将MF-OUT输出信号与MF相连接。
1、检查通讯电缆是否与计算机连接正确。
2、开关方式状态应置成系统方式；（31个开关）。
3、P0K、P1K、P2K都置成系统方式；
4、信号连接线必须一一对应连接好。
即在实验机左上方的信号接口与实验机右下方的信号接口分别一一对应连接。
左上方右下方
地址指针―――――――――――地址指针
地址总线―――――――――――地址总线（在实验机右侧中部）
数据总线―――――――――――数据总线（在实验机右侧中部）
运算暂存器DR1―――――――――运算暂存器DR1
运算暂存器DR2―――――――――运算暂存器DR2
微地址―――――――――――――微地址
检查完毕可以通电；
注意事项：
1、计算机屏幕上所有的按钮与实验机上的按钮完全对应。
2、在做实验时，要保证总线不发生冲突。
即对总线操作时只有一个操作状态有效。
3、运算器、存储器、数据通路，三个实验按操作步骤操作即可
实验二、存储器实验
一、实验目的
1.掌握存储器的数据存取方式。
2.了解CPU与主存间的读写过程。
3.掌握半导体存储器读写时控制信号的作用。
二、实验内容：
向RAM中任一存储单元存入数据；并读出任一单元的数据。
三、实验原理
1.实验电路（见下图）
2.实验原理
存贮器实验电路由RAM（6116），AR（74LS273）等组成。
SW7－SW0为逻辑开关量，与产生地址和数据；寄存器AR输出A7－A0提供存贮器地址，通过显示灯可以显示地址，D7－D0为总线，通过显示灯可以显示数据。
当LDAR为高电平，SW－BUS为低电平，T3信号上升沿到来时，开关SW7－SW0产生的地址信号送入地址寄存器AR。
当CE为低电平，WE为高电平，SW－BUS为低电平，T3上升沿到来时，开关SW7－SW0产生的数据写入存贮器的存贮单元内，存贮器为读出数据，D7－D0显示读出数据。
实验中，除T3信号外，CE，WE，LDAR，SW－BUS为电位控制信号，因此通过对应开关来模拟控制信号的电平，而LDAR，WE控制信号受时序信号T3定时。
四、实验步骤
（在完成一个实验后，应将所有的信号状态置成“1”高电平状态）
实验前将TJ，DP对应的逻辑开关置成11状态（高电平输出），使时序发生器处于单拍输出状态，每按一次P0输出一拍时序信号，实验处于单步状态，并置ALU－BUS＝1。
实验步骤按表2进行，实验对表中的开关置1或清0，即对有关控制信号置1或清0。
表格中只列出了存贮器实验步骤中的一部分，即对几个存贮器单元进行了读写，其它单元的步骤同表格相同。
表中带－的地方表示需要按一次单次脉冲P0。
注意：
表中列出的总线显示D7－D0及地址显示A7－A0，显示情况是：
在写入RAM地址时，由SW7－SW0开关量地址送至D7－D0，总线显示SW7－SW0开关量，而A7－A0则显示上一个地址，在按P后，地址才进入RAM，即在单次脉冲（T3）作用后，A7－A0同D7－D0才显示一样。
表2存贮器实验步骤显示结果表
SW→BU
LDAR
CE
WE
SW7－SW0
D7－D0
P0
A7－A0
注释
0
1
1
1
00H
00H
↑
00H
地址00写入AR
0
0
0
1
00H
00H
↑
00H
数据00写入RAM
0
1
1
1
10H
10H
↑
10H
地址10写入AR
0
0
0
1
10H
10H
↑
10H
数据10写入RAM
0
1
1
1
00H
00H
↑
00H
地址00写入AR
1
0
0
0
00H
00H
↑
00H
读RAM
0
1
1
1
10H
10H
↑
10H
地址10写入AR
1
0
0
0
10H
10H
↑
10H
读RAM
0
1
1
1
40H
40H
↑
40H
地址40写入AR
0
0
0
1
FFH
FFH
↑
40H
数据FF写入RAM
0
1
1
1
42H
42H
↑
42H
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