计算机组成与结构性能设计总结.docx
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计算机组成与结构性能设计总结
计算机组成与结构（性能设计）总结
第一章:
1.
what
is
the
puter
architecture
计算机体系结构是那些对程序员可见的系统属性，换句话说，这些属性直接影响到程序的逻辑执行。
2.
what
is
the
puter
organization
计算机组成是实现结构规范的操作单元以及其相互连接。
组成的属性包括那些对程序员可见的硬细节，如控制信号、计算机和外设的接口以及储存器使用的技术。
3.
what
is
the
structure
of
a
puter
system
分层性质的系统。
是由一系列互相关联的子系统，每个子系统又在结构上分层，直到分成我们所能达到的一些基本子系统的最低级。
4.
what
are
the
functions
of
a
puter
---处理数据（Data
processing）---数据的储存（Data
storage）---数据传送（Data
movement）---对之前的三种功能进行控制（Control）。
5.
describe
the
principal
elements
of
a
puter
---中央处理器（CPU）---主储存器---I/O---系统互连：
6.
describe
the
principal
elements
of
a
CPU
---控制单元---算术逻辑单元（ALU）---寄存器---CPU内部互连
第二章
1.
Describe
the
structure
of
von
Nuemann
machine:
---主储存器---算术逻辑运算单元（ALU）---控制器---输入/输出设备（I/O）。
2.
Describe
the
Stored
Program
concept
程序以某种形式与数据一同存在储存器中，编程的过程就可以简化。
这样，计算机就可以通过在储存器中读取程序来获取指令，而且通过设置一部分储存器的值就可以编写和修改程序。
3.
Describe
moore’s
law
摩尔定律指的是单芯片上所能包含的晶体管数量每年翻一番，并且这种态势在不远的将来还会一直走下去。
4.
Describe
the
ways
to
speed
up
the
microprocessor
---流水线技术---加入cache，L1
数据储存:
储存器指令;
数据传送:
I/O指令;
控制：
测试和分支（branch）指令。
地址数目：
有单地址指令，两地址指令，三地址指令三种方式。
单地址指令：
这在早先机器中是很普遍的，其隐含地址是被称为累加器的CPU寄存器。
累加器提供一个操作数，且结果被保存回累加器。
第十一章
寻址方式：
---立即寻址：
殉职的最简单的形式是立即寻址。
优点：
除了取指指令外，获得操作数不要求另外的储存器访问，于是节省了一个储存器或高速缓存周期。
其缺点是数的大小受限于地址字段的长度，而在大多数指令集中此字段长度与子长度相比是比较短的。
---直接寻址：
只要求一次储存器访问，而且不需要为生成地址的专门计算。
不足是只能提供有限的地址空间。
---间接寻址：
让地址字段指示一个储存器字地址，而此地址处保存有操作数的全长度地址。
优点是对于N位字长来说能有2的N次方个地址可用。
缺点是为了取一个操作数，指令执行需要两次访问储存器，第一次为了得到地址，第二次才是得到它的值。
---寄存器寻址：
类似于直接寻址。
唯一的不同是地址字段指的是寄存器而不是一个主存地址
优点：
一是指令中需要一个较小的地址字段，二是不需要储存器访问。
缺点是地址空间十分有限。
---寄存器间接寻址：
类似于间接寻址。
两种情况唯一的不同是，地址字段指的是储存器位置还是寄存器。
---偏移寻址：
三种偏移寻址---相对寻址---基址寄存器寻址---变址
第十二章
指令周期:
---取址:
将下一条指令由储存器读入ＣＰＵ
---执行:
解释操作码并完成指定的操作---中断:
若中断是允许的并且有中断发生,则保存当前进程的状态并为此中断
间接周期:
流水线策略：
对处理进行如下分解
---取指令（FI）
---译码指令（DI）
---计算操作数（CO）
---取操作数（FO）
---执行指令（EI）
---写操作数（WO）
写后读相关性也是真相关
读后写也是反相关
写后写是输出相关
处理分支指令
方法:
---多个指令流
---预取分支目标
---循环缓冲器
---分支预测
---延迟分支
多个指令流:
复制流水线的开始部分,并允许流水线同时取这两条指令,使用两个指令流.带来的问题有1.使用多个流水线,会对有寄存器和储存器访问的竞争延迟.2.在原先的分支判断还没有解决之前,可能又有另外的分支指令进入流水线.
预取分支目标:
识别出一个条分支指令时,除了取此分支指令之后的指令外,分支目标出的指令也被取来.这个目标被保存直到分支指令被执行.若是分支发生,则目标已经被预取来了.
缓冲储存器:
取址阶段维护的一个小的但极高速的储存器,含有n条最近顺序取来的指令.若一个转移将要发生,硬首先检查转移目标是否在此缓冲器中.若是,则下一条指令由此缓冲器取得.非常适合循环或迭代.
分支预测:
预测绝不发生,预测总是发生,依操作码预测,发生/不发生切换,转移历史表.
延迟分支:
改进流水性能的另一可能方法是自动重排程序中的指令,这样可以把一条分支指令移到实际所期望的位置之后.
第十三章
计算机诞生以来主要的进步有：
---系列概念（family
concept）---微程序式控制器（micro
programmed
control
unit）---高速缓存存储器（cache
memory）---流水（pipelining）---多个处理器（multipleprocessors）---精简指令集计算机（RISC）结构
RISC
Characteristics
?
One
instruction
per
cycle
?
Register
to
register
operations
?
Few,simple
addressing
modes
?
Few,simple
instruction
formats
?
Hardwired
design
（no
microcode）
?
Fixed
instruction
format
?
More
pile
time/effort
RISC
v
CISC
?
Not
clear
cut
?
Many
designs
borrow
from
both
philosophies
?
e.g.
PowerPC
and
Pentium
II
RISC与CISC特征对比
CISC（复杂指令集计算机）和RISC（精简指令集计算机）是当前CPU的两种架构。
它们的区别在于不同的CPU设计理念和方法。
早期的CPU全部是CISC架构，它的设计目的是要用最少的机器语言指令来完成所需的计算任务。
RISC和CISC是设计制造微处理器的两种典型技术，虽然它们都是试图在体系结构、操作运行、软硬、编译时间和运行时间等诸多因素中做出某种平衡，以求达到高效的目的，但采用的方法不同，因此，在很多方面差异很大，它们主要有：
（1）指令系统：
RISC设计者把主要精力放在那些经常使用的指令上，尽量使它们具有简单高效的特色。
对不常用的功能，常通过组合指令来完成。
因此，在RISC机器上实现特殊功能时，效率可能较低。
但可以利用流水技术和超标量技术加以改进和弥补。
而CISC计算机的指令系统比较丰富，有专用指令来完成特定的功能。
因此，处理特殊任务效率较高。
（2）存储器操作：
RISC对存储器操作有限制，使控制简单化；而CISC机器的存储器操作指令多，操作直接。
（3）程序：
RISC汇编语言程序一般需要较大的内存空间，实现特殊功能时程序复杂，不易设计；而CISC汇编语言程序编程相对简单，科学计算及复杂操作的程序社设计相对容易，效率较高。
98年
Cyrix
生产的“CPU”
（4）中断：
RISC机器在一条指令执行的适当地方可以响应中断；而CISC机器是在一条指令执行结束后响应中断。
（5）CPU：
RISCCPU包含有较少的单元电路，因而面积小、功耗低；而CISCCPU包含有丰富的电路单元，因而功能强、面积大、功耗大。
（6）设计周期：
RISC微处理器结构简单，布局紧凑，设计周期短，且易于采用最新技术；CISC微处理器结构复杂，设计周期长。
（7）用户使用：
RISC微处理器结构简单，指令规整，性能容易把握，易学易用；CISC微处理器结构复杂，功能强大，实现特殊功能容易。
（8）应用范围：
由于RISC指令系统的确定与特定的应用领域有关，故RISC机器更适合于专用机；而CISC机器则更适合于通用机。
RISC流水线技术
指令周期有两个阶段:
---I：
取指令
---E：
执行
对于装载和保护操作需要三个阶段：
---I：
取指令
---E：
执行（计算存储器地址）
---储存（寄存器到储存器或储存器到寄存器操作）
E通常涉及一个ALU操作，所以分为两个子阶段：
---E1：
寄存器组读
---E2：
ALU操作和寄存器写
流水线的优化：
1.延迟分支：
它利用了分支指令直到下面一条指令之后才产生影响的这一天特点，在分支指令之后安排一条有用指令来替代仅为延迟的空操作。
2.循环展开：
通过以下方法来提高性能的---降低循环开销---通过提升流水线性能来提高指令并行性---提高寄存器、数据高速缓存或页表快速缓存。
第十四章
什么是超标量
---在不同流水线中独立执行指令的能力
---对RISC和CISC同样适用
---多数应用于RISC
限制：
指令级并行性：
指的是程序指令能并行执行的程度。
---真实数据相关性：
写后读相关性
---反相关性：
读后写相关性
---输出相关性：
写后写相关性
---过程相关性：
分支（发生或不发生转移）之后的指令有对分支指令的过程相关性，而且直到分支指令被执行之前它们不能去执行。
---资源冲突：
资源冲突是两个或多个指令同时竞争同一资源。
资源的例子包括储存器、cache、总线、寄存器组端口和功能单元（如ALU加法器）
指令发射策略：
按序发射按序完成：
严格的按照顺序执行的那个顺序发射指令，并以同样的顺序写结果。
按序发射乱序完成：
乱序发射乱序完成：
限制：
I1执行要求两个执行周期
I3和I4为使用同一功能单元而发生冲突
I5依赖于I4产生的值
I5和I6为使用同一功能单元而发生冲突。
加强并行性的两种方法是：
---硬技术
---编译器优化技术
机器并行性：
提高性能的三种硬技术：
资源复制、乱序发射和重命名。
没有寄存器重命名而添加功能单元可能不会很有价值。
需要足够大的指令窗口。
寄存器重命名（资源复制）
本质上，寄存器由处理器硬动态分配，并且它们与各时间点指令所需值相关。
当一个新寄存器值产生时（即当一条以寄存器为目标操作数的指令执行时），一个新寄存器分配给那个值。
延迟分支：
RISC
-
Delayed
Branch
?
Calculate
result
of
branch
before
unusable
instructions
pre-fetched
?
Always
execute
single
instruction
immediately
following
branch
?
Keeps
pipeline
full
while
fetching
new
instruction
stream
?
Not
as
good
for
superscalar
Multiple
instructions
need
to
execute
in
delay
slot
Instruction
dependence
problems
?
Revert
to
branch
prediction
超标量执行：
Superscalar
Implementation
?
Simultaneously
fetch
multiple
instructions
?
Logic
to
determine
true
dependencies
involving
register
values
?
Mechanisms
to
municate
these
values
?
Mechanisms
to
initiate
multiple
instructions
in
parallel
?
Resources
for
parallel
execution
of
multiple
instructions
?
Mechanisms
for
mitting
process
state
in
correct
order
第十五章
CPU所需要处理的事项如下：
1.操作（操作码）2.寻址方式3.寄存器组4.I/O模块接口5.内存模块接口6.中断
微操作：
一个程序的执行是由指令的顺序执行组成。
每条指令的执行是一个指令周期，每个指令周期由更短的子周期（如取址、间接、执行、中断）组成。
每个子周期的完成又涉及一个或多个更短的操作。
取址周期：
涉及到4个寄存器
---储存器地址寄存器（MAR）：
连接到系统总线的地址线。
它指定了读、写操作的内存地址。
---储存器缓冲寄存器（MBR）：
连接到系统总线的数据线。
它存放将被存入内存的值或最近从内存读取出的值。
---程序计数器（PC）：
保存待取的下一条指令的地址。
---指令寄存器（IR）：
保存最近取来的指令。
取址操作事的顺序：
第一个时间单位
PC内容传送到MAR。
第二个时间单位
被MAR指定的内存中的内容存放到MBR中，PC递增1.
第三个时间单位
传送MBR的内容到IR
事物流动遵守的原则：
1.事的流动顺序必须是恰当的。
于是，（MAR方案，导致了各种不同的控制器在具体实现方法和手段上的区别，性能差异。
硬布线控制与微程序控制的主要区别归纳为如下方面：
实现方式
微程序控制器的控制功能是在存放微程序存储器和存放当前正在执行的微指令的寄存器直接控制下实现的，而硬布线控制的功能则由逻辑门组合实现。
微程序控制器的电路比较规整，各条指令信号的差别集中在控制存储器内容上，因此，无论是增加或修改指令都只要增加或修改控制存储器内容即可，若控制存储器是ROM，则要更换芯片，在设计阶段可以先用RAM或EPROM来实现，验证正确后或成批生产时，再用ROM代替。
硬布线控制器的控制信号先用逻辑式列出，经化简后用电
路来实现，因此，显得零乱复杂，当需要修改指令或增加指令时就必须重新设计电路，非常麻烦而且有时甚至无法改变。
因此，微操作控制取代了硬布线控制并得到
了广泛应用，尤其是指令复杂的计算机，一般都采用微程序来实现控制功能。
性能方面
在同样的半导体工艺条下，微程序控制的速度比硬布线控制的速度低，因为执行每条微程序指令都要从控制存储器中读取，影响了速度；而硬布线控制逻辑主要
取决于电路延时，因而在超高速机器中，对影响速度的关键部分如核心部CPU，往往采用硬布线逻辑实现。
近年来，在一些新型计算机系统中，例如，RISC（精简指令系统计算机）中，一般都选用硬布线逻辑电路
控制储存器的作用：
The
control
unit
of
a
processor
performs
two
tasks:
（1）
It
causes
the
processor
to
execute
micro-operations
in
the
proper
sequence,determined
by
the
program
being
executed,and
（2）
it
generates
the
control
signals
that
cause
each
micro-operation
to
be
executed.
双地址字段得到下一地址的来源有：
两个地址字段和指令寄存器。
单地址得到下一地址的来源是：
---地址字段
---指令寄存器代码
---下一顺序地址
第十七章
计算机系统类型：
---单指令单数据流（SISD）
---单指令多数据流（SIMD）
---多指令单数据流（MISD）
---多指令多数据流（MIMD）
对称多处理器（SMP）优点：
---性能:
如果可以对一台计算机完成的工作进行组织，使得某些工作部分能够并行完成，则具有多个处理器的系统与具有相同类型的单个处理器的系统相比，将产生更高的性能。
---可用性：
在一个对称多处理器中，所有处理器都能完成同样的功能，故单个处理器的故障不会造成系统的停机，系统可以在性能降低的情况下继续运行。
---增量式增长：
用户可以通过在系统中添加处理器来提高系统性能。
---可扩展：
厂商能提供一个产品范围，它们基于系统中配置的处理器数目不同而有不同的价格和性能特征。
分时共享总线应提供如下特征：
1.
寻址：
必须能区别总线上各模块，以确定数据的源和目标
2.
仲裁：
任何I/O模块都能临时行驶主控器功能。
因此需要提供一种机制来对总线控制的竞争请求进行仲裁，这可使用某种类型的优先级策略
3.
分时复用：
当一个模块正在控制总线时，其他模块是被锁住的，而且需要的话，应该挂起它的操作直到当前的总线访问被完成。
分时共享总线：
Simplest
form
?
Structure
and
interface
similar
to
single
processor
system
?
Following
features
provided
o
Addressing
-
distinguish
modules
on
bus
o
Arbitration
-
any
module
can
be
temporary
master
o
Time
sharing
-
if
one
module
has
the
bus,others
must
wait
and
may
have
to
suspend
?
Multiple
processors
as
well
as
multiple
I/O
modules
attempting
to
gain
access
to
one
or
more
memory
module
via
the
bus
Time
Share
Bus
-
Advantages
?
Simplicity
简单性
?
Flexibility
灵活性
?
Reliability
可靠性
Time
Share
Bus
–
Disadvantage
缺点
?
Performance
limited
by
bus
cycle
time
?
Each
processor
should
have
local
cache
Reduce
number
of
bus
accesses
?
Leads
to
problems
with
cache
coherence
Solved
in
hardware
-
see
later
Central
Control
Unit
中央控制单元
优点：
Can
buffer
requests
Performs
arbitration
and
timing
Pass
status
and
control
Perform
cache
update
alerting
Cache
Coherence
and
MESI
Protocol
Cache一致性和MESI协议
?
Problem
-
multiple
copies
of
same
data
in
different
caches
?
Can
result
in
an
inconsistent
view
of
memory
?
Write
back
policy
can
lead
to
inconsistency
?
Write
through
can
also
give
problems
unless
caches
monitor
memory
traffic
Software
Solutions
?
piler
and
operating
system
deal
with
problem
?
Overhead（系统开销）
transferred
to
pile
time
?
Design
plexity
transferred
from
hardware
to
software
?
However,software
tends
to
make
conservative
decisions
Inefficient
cache
utilization
?
Analyze
code
to
determine
safe
periods
for
caching
shared
variables
共享变量篇2：
机组A级检修试运计划
机组A级检修试运计划本文关键词：
检修，机组，计划
机组A级检修试运计划本文简介：
6号机组A级检修试运计划序号项目备注（第31天）5月30日1电除尘开始做升压试验10天时间2汽前泵电机空试2天试运前应具备以下条1、电机电流、轴承温度、线圈温度测点恢复完毕2、电机轴承温度高跳泵联锁保护试验完成3、各轴承油杯油位正常（第33天）1闭式水系统阀门调试1天2闭式循环水泵电机空试2天试运
机组A级检修试运计划
本文内容：
6号机组A级检修试运计划
序号
项目
备注
（第31天）5月30日
1
电除尘开始做升压试验
10天时间
2
汽前泵电机空试
2天
试运前应具备以下条
1、电机电流、轴承温度、线圈温度测点恢复完毕
2、电机轴承温度高跳泵联锁保护试验完成
3、各轴承油杯油位正常
（第33天）
1
闭式水系统阀门调试
1天
2
闭式循环水泵电机空试
2天
试运前应具备以下条
1、电机电流、轴承温度、线圈温度测点恢复完毕
2、电机轴承温度高跳泵联锁保护试验完成
（第34天）
1
喷燃器摆角调试验收
2天
2
脱硝吹灰器调试
1天
3
炉侧汽水系统阀门调试
4天
4
机侧汽水系统阀门开始调试
6天
5
送风机、一次风机油站调试
2天
（第35天）
1
烟风系统、二次风小分门挡板门调试
6天
2
EH油箱回油并进行滤油工作
若完成早可提前回油
3
送、引风机及一次风机挡板门调试
1天
4
机侧与辅汽联箱相连的阀门调试
1天
（第36天）
1
主机油箱和小机油箱开始回油，并进行滤油工作
若完成早可提前回油
2
闭式水系统试运
2天
试运前应具备以下条
1、热工测点恢复完毕
2、闭冷泵及闭式水箱联锁保护试验完成
3、凝补水系统具备投
升级会员 