DDR的PCB设计.docx

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DDR的PCB设计

DDR的PCB设计

摘要：

随着微电子技术和计算机技术的不断发展，DDR双通道同步动态随机存储器在通信系统中的应用越来越显得重要，而随着电子产品的集成化，对DDR在PCB中的设计要求也越来越高。

为了更好的能理解DDR，本文还与SDRAM一并做了介绍与设计。

本设计为基于DDR双通道同步动态随机存储器的PCB设计。

本文主要介绍了在对DDR的PCB设计时，所面临的信号完整性。

详尽的阐述了影响信号完整性的反射、串扰和信号完整性中的时序分析的相关理论并提出了减小反射和串扰得有效措施。

对布线与布局的一些注意事项及要点也做了详细的叙述。

关键字：

反射；SDRAM；串扰；信号完整性；时序

ThePCBdesignofDDR

Abstract:

Withmicroelectronicstechnologyanddevelopmentofcomputertechnology,DDRsynchronousdynamicrandomaccessmemorydoublechannelincommunicationsystem,theapplicationappearsmoreandmoreimportant,andastheelectronicproductofintegrationofthePCBdesignrequirementsoftheDDRmoreandmoreisalsohigh.InordertobetterunderstandDDR,thispaperalsointroducedtogetherwithSDRAManddesign.

BasedonthedesignofdoublechannelDDRsynchronousdynamicrandomaccessmemoryofPCBdesign.ThisarticlemainlyintroducedinPCBdesignforDDRfacedwhenthesignalintegrity.Detailedelaboratedtheinfluencesignalintegrityofthereflectionandcrosstalkandsignalintegrityoftiminganalysisandputforwardtherelevanttheoryofreflectionandreducecrosstalkeffectivemeasures.Forsomeofthelayoutandwiringmattersneedingattentionandpointstodothedetailednarration.

Keywords：

Reflex;SDRAM;Crosstalk;Signalintegrity;Timing

第1章绪论

1.1DDR的叙述

双通道同步动态随机存储器（双信道同步动态随机存取内存）即DDRSDRAM（DoubleDateRteSynchronousDynamicRandomAccessMemory）为具有双倍数据传输率之SDRAM，其数据传输速度为系统频率之两倍，由于速度增加，其传输效能优于传统的SDRAM。

如图1.1：

图1.1DDR

DDR是一种继SDRAM后产生的内存技术，DDR，英文原意为“DoubleDataRate”，顾名思义，就是双数据传输模式。

之所以称其为“双”，也就意味着有“单”，我们日常所使用的SDRAM都是“单数据传输模式”。

DDRSDRAM最早是由三星公司于1996年提出，由日本电气、三菱、富士通、东芝、日立、德州仪器、三星及现代等八家公司协议订立的内存规格，并得到了AMD、VIA与SiS等主要芯片组厂商的支持。

DDR这种内存的特性是在一个内存时钟周期中，在一个方波上升沿时进行一次操作（读或写），而DDR则引用了一种新的设计，其在一个内存时钟周期中，在方波上升沿时进行一次操作，在方波的下降沿时也做一次操作，之所以在一个时钟周期中，DDR则可以完成SDRAM两个周期才能完成的任务，所以理论上同速率的DDR内存与SDRAM内存相比，性能要超出一倍，可以简单理解为100MHZDDR=200MHZSDRAM。

1.2DDR-DDR与SDRAM的区别

DDRSDRAM与SDRAM的不同主要体现在以下几个方面:

1）DDRSDRAM与SDRAM一样，在开机时也要进行MRS，不过由于操作功能的增多，DDRSDRAM在MRS之前还多了一EMRS阶段（ExtendedModeRegisterSet，扩展模式寄存器设置），这个扩展模式寄存器控制着DLL的有效/禁止、输出驱动强度、QFC有效/无等。

由于EMRS与MRS的操作方法与SDRAM的MRS大同小异，在此就不再列出具体的模式表了，有兴趣的话可查看相关的DDR内存资料。

下面我们就着重说说DDRSDRAM的新设计与新功能。

差分时钟（参见上文“DDRSDRAM读操作时序图”）是DDR的一个必要设计，但CK#的作用，并不能理解为第二个触发时钟，而是起到触发时钟校准的作用。

由于数据是在CK的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求CK的上下沿间距要有精确的控制。

但因为温度、电阻性能的改变等原因，CK上下沿间距可能发生变化，此时与其反相的CK#就起到纠正的作用（CK上升快下降慢，CK#则是上升慢下降快）。

而由于上下沿触发的原因，也使CL=1.5和2.5成为可能，并容易实现。

2）数据选取脉冲（DQS）

DQS是DDRSDRAM中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。

每一颗芯片都有一个DQS信号线，它是双向的，在写入时它用来传送由北桥发来的DQS信号，读取时，则由芯片生成DQS向北桥发送。

完全可以说，它就是数据的同步信号。

在读取时，DQS与数据信号同时生成（也是在CK与CK#的交叉点）。

而DDR内存中的CL也就是从CAS发出到DQS生成的间隔，数据真正出现在数据I/O总线上相对于DQS触发的时间间隔被称为tAC。

注意，这与SDRAM中的tAC的不同。

实际上，DQS生成时，芯片内部的预取已经完毕了，tAC是指上文结构图中灰色部分的数据输出时间，由于预取的原因，实际的数据传出可能会提前于DQS发生（数据提前于DQS传出）。

由于是并行传输，DDR内存对tAC也有一定的要求，对于DDR266，tAC的允许范围是±0.75ns，对于DDR333，则是±0.7ns，其中CL里包含了一段DQS的导入期。

3）写入延迟

在上面的DQS写入时序图中，可以发现写入延迟已经不是0了，在发出写入命令后，DQS与写入数据要等一段时间才会送达。

这个周期被称为DQS相对于写入命令的延迟时间（tDQSS，WRITECommandtothefirstcorrespondingrisingedgeofDQS），对于这个时间大家应该很好理解了。

为什么要有这样的延迟设计呢？

原因也在于同步，毕竟一个时钟周期两次传送，需要很高的控制精度，它必须要等接收方做好充分的准备才行。

tDQSS是DDR内存写入操作的一个重要参数，太短的话恐怕接受有误，太长则会造成总线空闲。

tDQSS最短不能小于0.75个时钟周期，最长不能超过1.25个时钟周期。

有人可能会说，如果这样，DQS不就与芯片内的时钟不同步了吗？

对，正常情况下，tDQSS是一个时钟周期，但写入时接受方的时钟只用来控制命令信号的同步，而数据的接受则完全依靠DQS进行同步，所以DQS与时钟不同步也无所谓。

不过，tDQSS产生了一个不利影响——读后写操作延迟的增加，如果CL=2.5，还要在tDQSS基础上加入半个时钟周期，因为命令都要在CK的上升沿发出。

另外，DDR内存的数据真正写入由于要经过更多步骤的处理，所以写回时间（tWR）也明显延长，一般在3个时钟周期左右，而在DDR-Ⅱ规范中更是将tWR列为模式寄存器的一项，可见它的重要性。

4）突发长度与写入掩码

在DDRSDRAM中，突发长度只有2、4、8三种选择，没有了随机存取的操作（突发长度为1）和全页式突发。

这是为什么呢？

因为L-Bank一次就存取两倍于芯片位宽的数据，所以芯片至少也要进行两次传输才可以，否则内部多出来的数据怎么处理？

而全页式突发事实证明在PC内存中是很难用得上的，所以被取消也不希奇。

另外，DDR内存的数据真正写入由于要经过更多步骤的处理，所以写回时间（tWR）也明显延长，一般在3个时钟周期左右，而在DDR-Ⅱ规范中更是将tWR列为模式寄存器的一项，可见它的重要性。

但是，突发长度的定义也与SDRAM的不一样了，它不再指所连续寻址的存储单元数量，而是指连续的传输周期数，每次是一个芯片位宽的数据。

对于突发写入，如果其中有不想存入的数据，仍可以运用DM信号进行屏蔽。

DM信号和数据信号同时发出，接收方在DQS的上升与下降沿来判断DM的状态，如果DM为高电平，那么之前从DQS中部选取的数据就被屏蔽了。

有人可能会觉得，DM是输入信号，意味着芯片不能发出DM信号给北桥作为屏蔽读取数据的参考。

其实，该读哪个数据也是由北桥芯片决定的，所以芯片也无需参与北桥的工作，哪个数据是有用的就留给北桥自己去选吧。

5）延迟锁定回路（DLL）

DDRSDRAM对时钟的精确性有着很高的要求，而DDRSDRAM有两个时钟，一个是外部的总线时钟，一个是内部的工作时钟，在理论上DDRSDRAM这两个时钟应该是同步的，但由于种种原因，如温度、电压波动而产生延迟使两者很难同步，更何况时钟频率本身也有不稳定的情况（SDRAM也内部时钟，不过因为它的工作/传输频率较低，所以内外同步问题并不突出）。

DDRSDRAM的tAC就是因为内部时钟与外部时钟有偏差而引起的，它很可能造成因数据不同步而产生错误的恶果。

实际上，不同步就是一种正/负延迟，如果延迟不可避免，那么若是设定一个延迟值，如一个时钟周期，那么内外时钟的上升与下降沿还是同步的。

鉴于外部时钟周期也不会绝对统一，所以需要根据外部时钟动态修正内部时钟的延迟来实现与外部时钟的同步，这就是DLL的任务。

DLL不同于主板上的PLL，它不涉及频率与电压转换，而是生成一个延迟量给内部时钟。

目前DLL有两种实现方法，一个是时钟频率测量法（CFM，ClockFrequencyMeasurement），一个是时钟比较法（CC，ClockComparator）。

CFM是测量外部时钟的频率周期，然后以此周期为延迟值控制内部时钟，这样内外时钟正好就相差了一个时钟周期，从而实现同步。

DLL就这样反复测量反复控制延迟值，使内部时钟与外部时钟保持同步。

CC的方法则是比较内外部时钟的长短，如果内部时钟周期短了，就将所少的延迟加到下一个内部时钟周期里，然后再与外部时钟做比较，若是内部时钟周期长了，就将多出的延迟从下一个内部时钟中刨除，如此往复，最终使内外时钟同步。

CFM与CC各有优缺点，CFM的校正速度快，仅用两个时钟周期，但容易受到噪音干扰，并且如果测量失误，则内部的延迟就永远错下去了。

CC的优点则是更稳定可靠，如果比较失败，延迟受影响的只是一个数据（而且不会太严重），不会涉及到后面的延迟修正，但它的修正时间要比CFM长。

DLL功能在DDRSDRAM中可以被禁止，但仅限于除错与评估操作，正常工作状态是自动有效的。

1.3DDR存储器电气特性验证

几乎每一个电子设备，从智能手机到服务器，都使用了某种形式的RAM存储器。

尽管闪存NAND继续流行（由于各式各样的消费电子产品的流行），由于SDRAM为相对较低的每比特成本提供了速度和存储很好的结合，SDRAM仍然是大多数计算机以及基于计算机产品的主流存储器技术。

DDR是双数据速率的SDRAM内存，已经成为今天存储器技术的选择。

DDR技术不断发展，不断提高速度和容量，同时降低成本，减小功率和存储设备的物理尺寸。

图1.2DDR3双列直插内存模块“背面”的测试点

随着时钟速率和数据传输速率不断增加和性能的提高，设计工程师必须保证系统的性能指标，或确保系统内部存储器和存储器控制设备的互操作性，存储器子系统的模拟信号完整性已成为设计工程师越来越多重点考虑的问题。

许多性能问题，甚至在协议层发现的问题，也可以追溯到信号完整性问题上。

因此，存储器的模拟信号完整性验证已经成为很多电子设计验证关键的一步。

JEDEC（电子工程设计发展联合协会）已经明确规定存储设备详细测试要求，需要对抖动、定时和电气信号质量进行验证。

测试参数：

如时钟抖动、建立和保持时间、信号的过冲、信号的下冲、过渡电压等列入了JEDEC为存储器技术制定的测试规范。

但执行规范里的这些测试是一个很大的挑战，因为进行这些测试很可能是一个复杂而又耗时的任务。

拥有正确的工具和技术，可以减少测试时间，并确保最准确的测试结果。

在本应用文章中，我们将讨论针对存储器测试的解决方案，这个方案能够帮助工程师战胜挑战和简化验证过程。

信号的获取和探测

存储器验证的第一个难点问题是如何探测并采集必要的信号。

JEDEC标准规定的测试应在存储器元件的BGA（球栅阵列结构的PCB）上。

而FBGA封装组件包括一个焊球连接阵列（这是出于实际目的），无法进入连接，如何进行存储器的探测呢？

一种解决方案是在PCB布线过程中设计测试点，或探测存储器元件板的背面的过孔。

虽然这些测试点没有严格在“存储器元件附近”，PCB走线长度一般都比较短，对信号衰减的影响很小。

当使用这种方法探测时，信号完整性通常是相当不错的，可以进行电气特性的验证。

对于这种类型应用，可以使用手持探头，但是在多个探头前端和测试点同时保持良好的电接触非常困难。

如图1.3所示：

图1.3手持探头测试

考虑到有些JEDEC的测量要求三个或更多的测试点，加上其他信号如芯片选择信号、RAS和CAS可能需要确定存储器状态，许多工程师常常选择使用焊接式探头进行连接。

泰克公司开发了一种专为这种类型的应用设计的探测解决方案。

P7500系列探头有4～20GHz的带宽，是存储器验证应用的选择。

图1.4说明了几个可用的P7500系列探头前端之一，这种探头非常适合存储器验证的应用。

这些微波同轴”前端在需要多个探测前端进行焊接情况时提供了有效的解决方案，同时提供优秀的信号保真度和4GHz带宽，足已满足存储器DDR3@1600MT/s的测试需求。

图1.4TriMode

P7500系列探头针对存储器测试应用的另一个优点是泰克专有的TriMode（三态）功能。

这种独特的功能允许探头不但可以测试+和-差分信号，又可以测试单端信号。

使用探头前端的三个焊接连接，用户就可以使用探头上控制按钮或在示波器菜单来对差分和单端探测模式之间进行切换。

使用焊接探头的+连接到单端数据或地址线，使用焊接探头的一端连接到另一相邻线。

然后用户可以使用一个探头，通过两个单端测量模式之间切换，很容易地测量其中任何两个信号。

然而，很多情况下通过背面过孔探测信号可能不是一种好的选择。

使用嵌入式存储器设计，存储器元件背面可能没有可用的板上空间。

甚至很多标准的DIMM，在板的两面都有存储器元件，以增加存储密度。

这种情况下，测试工程师怎样才能探测到测试点呢？

图1.5内插板组件示意图

幸运的是，即使这样情况，现在也有探测解决方案。

泰克公司与Nexus科技公司合作开发了所有标准DDR3和DDR2存储器设备转接板内插板组件。

这些转接板内插板使用插槽代替存储器元件连接到被测设备。

在转接板有探测的测试点，然后对齐到插槽上的位置。

存储器元件再插到转接板上。

图1.5是这种“连接”的示意图。

第2章噪声来源及分析

2.1反射噪声分析和端接技术

一般在通信板中，从CPU到DDR的数据线都会接一个匹配电阻，其作用是为了防止反射，在布线时一般要满足3W原则，及线间距是线宽的3倍，尽量的减少串扰。

下面就其反射与串扰进行说明。

2.1.1反射形成原因

信号沿传输线传播时，其路径上的每一步都有相应的瞬态阻抗，无论是什么原因使瞬态阻抗发生了变化，信号都将产生反射现象，瞬态阻抗变化越大，反射越大。

图2.1反射的形成

信号到达瞬态阻抗不同的两个区域的交界面时，在导体中只存在一个电压和一个电流回路，边界处不可能出现电压不连续，否则此处有一个无限大的电场；也不可能出现电流不连续，否则此处有一个无限大的磁场，所以交界面的电压和电流一定连续，则有：

，

（2-1）

而由欧姆定律知：

，

（2-2）

当交界面两侧的阻抗不同时，以上四个关系不可能同时成立，这就说明在交界面上必然有反射回发射端的电压，以平衡交界面两端不匹配的电压和电流。

入射信号电压

向着分界面传播，而传输信号电压

远离分界面而传播，入射电压穿越分界面时，产生反射电压

，则有：

（2-3）

相应的当入射电流

穿越分界面时，反射电流

和传输电流

的关系为：

（2-4）

按照欧姆定律，每个区域中的电压与电流的关系为：

，

，

（2-5）

通过换算可以得到：

，

（2-6）由此可以看出，缩小

和

的差值，有利于减小反射电压，在实际运用中，通过给传输线端接匹配阻抗来实现。

在典型的数字系统中，驱动器的输出阻抗通常小于PCB互联信号线的特征阻抗，而PCB互联信号线的特征阻抗也总是小于接收器的输入阻抗。

这种阻抗的不连续性就会导致设计系统中信号反射的出现。

2.1.2主抗匹配与端接方案

匹配阻抗的端接有多种方式，包括并联终端匹配，串联终端匹配，戴维南终端匹配，AC终端匹配，肖特基二极管终端匹配。

本文只介绍并联终端匹配和串联终端匹配。

并联终端匹配：

并联终端匹配是最简单的终端匹配技术：

通过一个电阻R将传输线的末端接到地或者接到VCC上。

电阻R的值必须同传输线的特征阻抗Z0匹配，以消除信号的反射。

如果R同传输线的特征阻抗Z0匹配，不论匹配电压的值如何，终端匹配电阻将吸收形成信号反射的能量。

终端匹配到VCC可以提高驱动器的源的驱动能力，而终端匹配到地则可以提高电流的吸收能力。

并联终端匹配技术突出的优点就是这种类型终端匹配技术的设计和应用简便易行，在这种终端匹配技术中仅需要一个额外的元器件；这种技术的缺点在于终端匹配电阻会带来直流功率消耗。

另外并联终端匹配技术也会使信号的逻辑高输出电平的情况退化。

将TTL输出终端匹配到地会降低VOH的电平值，从而降低了接收器输入端对噪声的免疫能力。

图2.2并联终端匹配

串联终端匹配：

串联终端匹配技术，也称之为后端终端匹配技术，不同于其它类型的终端匹配技术，是源端的终端匹配技术。

串联终端匹配技术是在驱动器输出端和信号线之间串联一个电阻。

驱动器输出阻抗R0以及电阻R值的和必须同信号线的特征阻抗Z0匹配。

对于这种类型的终端匹配技术，由于信号会在传输线、串联匹配电阻以及驱动器的阻抗之间实现信号电压的分配，因而加在信号线上的电压实际只有一半的信号电压。

而在接收端，由于信号线阻抗和接收器阻抗的不匹配，通常情况下，接收器的输入阻抗更高，因而会导致大约同样幅度值信号的反射，称之为附加的信号波形。

因而接收器会马上看到全部的信号电压（附加信号和反射信号之和），而附加的信号电压会向驱动端传递。

然而不会出现进一步的信号反射，这是因为串联的匹配电阻在接收器端实现了反射信号的终端匹配。

串联终端匹配技术的优点是这种匹配技术仅仅为系统中的每一个驱动器增加一个电阻元件，而且相对于其它的电阻类型终端匹配技术来说，串联终端匹配技术中匹配电阻的功耗是最小的，而且串联终端匹配技术不会给驱动器增加任何额外的直流负载，也不会在信号线与地之间引入额外的阻抗。

由于许多的驱动器都是非线性的驱动器，驱动器的输出阻抗随着器件逻辑状态的变化而变化，从而导致串联匹配电阻的合理选择更加复杂。

所以，很难应用某一个简单的设计公式为串联匹配电阻来选择一个最合适的值。

图2.3串联终端匹配

图2.4数据线的匹配电阻

差分信号的匹配：

由于DDR信号具有较高翻转率，为了获得更好的信号完整性（减小信号过冲、反射等），需要进行传输线阻抗匹配，串连电阻匹配以及终端匹配。

以Cyclone系列芯片支持的差分电平标准SSTLCLASSI和SSTLCLASSII为例，匹配方式分别如图2.5,2.6所示：

图2.5SSTLCLASSI差分信号匹配

图2.6SSTLCLASSII差分信号匹配

其中差分信号阻抗为单端50Ω，差分100Ω。

DDR的所有信号均需要进行阻抗控制。

此外对于时钟信号串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68Ω，其他信号串联匹配电阻RS值为O～33Ω，并联匹配电阻RT值应该在25～68Ω。

具体匹配电阻值以及电阻位置放置可根据仿真结果进行选择。

2.1.3端接方案的仿真结果

对走线进行并联终端匹配后仿真，波形如下：

图2.7VCC并联终端匹配图2.8GND并联终端匹配

对长走线进行串联终端匹配后仿真，波形如下：

图2.9VCC并联终端匹配

2.2串扰噪声分析

2.2.1高速PCB板上的串扰分析模型

串扰是指当信号在传输线上传播时，相邻信号之间由于电磁场的相互耦合产生的不期望的噪声电压信号，即能量由一条线耦。

图2.10两条传输线之间的耦合

如图2.10所示，为便于分析，我们依照离散式等效模型来描述两个相邻传输线的串扰模型，传输线AB和CD的特性阻抗为Z0，且终端匹配电阻R=Z0。

如果位于A点的驱动源为干扰源，则A—B间的线网称为干扰源网络（Aggressorline），C—D之间的线网被称为被干扰网络（Victimline），被干扰网络靠近干扰源网络的驱动端的串扰称为近端串扰（也称后向串扰），而靠近干扰源网络接收端方向的串扰称为远端串扰（也称前向串扰）。

串扰主要源自两相邻导体之间所形成的互感Lm和互容Cm,本文只分析感性耦合引起的串扰[5]。

2.2.2高速PCB板上的串扰仿真结果

在图2.10中，先只考虑互感Lm引起的感性耦合。

线路A到B上传输的信号的磁场在线路C到D上感应出电压，磁耦合的作用类似一个变压器，由于这是个分布式的传输线，所以互感也变成一连串的变压器分布在两个相邻的并行传输线上。

当一个电压阶跃信号从A移动到B，每个分布在干扰线上的变压器会依序感应一个干扰尖脉冲出现在被干扰网络上。

互感在被干扰网络上叠加的这个电压噪声，其大小跟干扰网络上驱动电流的变化成正比。

由互感产生的噪声计算公式为：

VnoiseLm=Lm

（2-1）

值得注意的是，耦合变压器每一段的互感耦合的极性是不同的，这些感应到被干扰网路的干扰能量依序前向和后向，但极性相反，沿着传输线CD分别往C和D点行进。

图2.11互感耦合的前向/后向串扰波形

如图2.11所示，往C方向的前向干扰能量，是和入射电压及每个互感分量Lm成正比，因为所有前向干扰能量几乎同时抵达C点，所以前向干扰能量与两传输线的互感总量成正比，传输线平行的长度越长，所产生的互感总量就越大，前向干扰能量也随即增加;然而往D点的后向干扰能量与往C点的前向干扰能量不同的是，虽然两者耦合的总区域是一样的，但每个互感变压器所感应的干扰分量是依序到达D，后向干扰能量的有效时间长达2T