vhdl数字时钟设计.docx
《vhdl数字时钟设计.docx》由会员分享,可在线阅读,更多相关《vhdl数字时钟设计.docx(12页珍藏版)》请在冰豆网上搜索。
vhdl数字时钟设计
数字时钟设计
一、题目分析
1、功能介绍
1)具有时、分、秒计数显示功能,以24小时循环计时
2)时钟计数显示时有LED灯的花样显示。
3)具有调节小时、分钟及清零的功能。
4)具有整点报时功能。
2、总体方框图
3、性能指标及功能设计
1)时钟计数:
完成时、分、秒的正确计时并且显示所计的数字;对秒、分
――60进制计数,即从0到59循环计数,时钟一一24进制计数,即从0到
23循环计数,并且在数码管上显示数值。
2)时间设置:
手动调节分钟、小时,可以对所设计的时钟任意调时间,这样使数字钟真正具有使用功能。
我们可以通过实验板上的键7和键4进行任意的调整,因为我们用的时钟信号均是1HZ的,所以每LED灯变化一次就来一个脉冲,即计数一次。
3)清零功能:
reset为复位键,低电平时实现清零功能,高电平时正常计数。
可以根据我们自己任意时间的复位。
4)蜂鸣器在整点时有报时信号产生,蜂鸣器报警。
产生“滴答.滴答”的报警声音。
5)LED灯在时钟显示时有花样显示信号产生。
即根据进位情况,LED不停的闪烁,从而产生“花样”信号。
二、选择方案
1、方案选择
方案一:
根据总体方框图及各部分分配的功能可知,本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。
采用自顶向下的设计方法,子模块利用VHDL语言设计,顶层文件用原理图的设计方法。
显示:
小时采用24进制,而分钟均是采用6进制和10进制的组合。
方案二:
根据总体方框图及各部分分配的功能可知,本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。
采用自顶向下的设计方法,子模块利用VHDL语言设计,顶层文件用原理图的设计方法。
显示:
小时采用24进制,而分钟和秒均60进制
终上所述,考虑到试验时的简单性,故我选择了方案二
三、细化框图
根据自顶向下的方法以及各功能模块的的功能实现上述设计方案应
系统细化框图:
四、编写程序、仿真和分析
1、秒计数器
1)VHDL语言描述程序见附录
2)秒计数器的仿真波形图
Master1mebit:
17.H25nsFohter
3O„5ZusIfltet^:
JUbus:
start
Enl[
A
Han锂
1762
29.71us30.35us3095
11H
LLS3].63UE
32.21us
1
32
elk
BI
juwLrLrLruuLnjLnrjwuuuwwLmnrLrLrjui
reset
B
带Min
S1
冒临in
BI
■■■■iiigaii
IjH
「°"噜
3
HC
T
Fl1III1>111II1
Mh■li1W■■h丨
■i
3)波形分析
利用60进制计数器完成00到59的循环计数功能,当秒计数至59时,再来一个时钟脉冲则产生进位输出,即enmin=1;reset作为复位信号低电平有效,即高电平时正常循环计数,低电平清零。
因为这种60进制的VHDL语言是很好
写的,它并不复杂,再说我们必须要学会这些基本的硬件语言的描写。
2、分钟计数器
1)VHDL语言描述程序见附录
2)分钟计数器的仿真波形图
3)波形分析
小时计数模块利用24进制计数器,通过分钟的进位信号的输入可实现从00
到23的循环计数。
3、小时计数器
1)VHDL语言描述程序见附录
2)小时计数器的仿真波形图
3)波形分析
小时计数模块利用24进制计数器,通过分钟的进位信号的输入可实现从00到23的循环计数
4、整点报时报警模块
1)VHDL语言描述程序见附录
2)整点报时模块仿真波形图
1)波形分析
由图知对于整点报时模块,当分钟计数至59时来一个时钟脉冲则产生一个进
位信号,分钟计数到00,此时产生报警信号持续一分钟。
当有时钟脉冲时lamp显示灯就闪烁轮续点亮。
五、全系统联调
1、数字时钟系统原理图
2、数字时钟系统波形图仿真
六、附录(源程序)
1、小时计数器VHDL语言源程序(底层文件)
LIBRARYIEEE;
useIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYhourIS
PORT(clk,reset:
INSTD_LOGIC;
daout:
outSTD_LOGIC_VECTOR(5DOWNTO0));ENDENTITYhour;
ARCHITECTUREfunOFhourIS
SIGNALcount:
STD_LOGIC_VECTOR(5DOWNTO0);
BEGIN
daout<=count;
PROCESS(clk,reset)
count<="000000";
ENDIF;——ENDIF(count(3DOWNTO0)=“1001”)ENDIF;——ENDIF(reset=‘0')
ENDPROCESS;
ENDfun;
2、分钟计数器VHDL语言源程序(底层文件)
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYminuteIS
PORT(clk,clk1,reset,sethour:
INSTD_LOGIC;enhour:
OUTSTD_LOGIC;
daout:
OUTSTD_LOGIC_VECTOR(6DOWNTO0));
ENDENTITYminute;
ARCHITECTUREfunOFminuteIS
SIGNALcount:
STD_LOGIC_VECTOR(6DOWNTO0);
SIGNALenhour_1,enhour_2:
STD_LOGIC;——enmin_1为59分时的进位信号
BEGIN——enmin_2由clk调制后的手动调时脉冲信号串daout<=count;
enhour_2<=(sethourandclk1);——sethour为手动调时控制信号,高电平有效enhour<=(enhour_1orenhour_2);
PROCESS(clk,reset,sethour)
BEGINIF(reset='0')THEN——若reset为0,则异步清零
count<="0000000";
ELSIF(clk'eventandclk='1')THEN——否则,若clk上升沿到
IF(count(3DOWNTO0)="1001")THEN——若个位计时恰好到“1001”即9
IF(count<16#60#)THEN——又若count小于16#60#,即60
IF(count="1011001")THEN——又若已到59Denhour_1<='1';——则置进位为1count<="0000000";——count复0
ELSE
count<=count+7;若count未到59D,则加7,即作"加6校正”
ENDIF;——使前面的16#60#的个位转变为8421BCD的容量
ELSE
count<="0000000";——count复0(有此句,则对无效状态电路可自启动)
ENDIF;——ENDIF(count<16#60#)
ELSIF(count<16#60#)THEN
count<=count+1;——若count<16#60#则count加1enhour_1<='0'after100ns;——没有发生进位
ELSE
count<="0000000";——否则,若count不小于16#60#count复0
ENDIF;——ENDIF(count(3DOWNTO0)=“1001”)
ENDIF;——ENDIF(reset=‘0')
ENDprocess;
ENDfun;
3、秒钟计数器VHDL语言源程序(底层文件)
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYsecondIS
PORT(clk,reset,setmin:
STD_LOGIC;
enmin:
OUTSTD_LOGIC;daout:
OUTSTD_LOGIC_VECTOR(6DOWNTO0));
ENDENTITYsecond;
ARCHITECTUREfunOFsecondIS
SIGNALcount:
STD_LOGIC_VECTOR(6DOWNTO0);
SIGNALenmin_1,enmin_2:
STD_LOGIC;——enmin_1为59秒时的进位信号
BEGIN——enmin_2由clk调制后的手动调分脉冲信号串
daout<=count;
enmin_2<=(setminandclk);——setmin为手动调分控制信号,高电平有效enmin<=(enmin_1orenmin_2);——enmin为向分进位信号
PROCESS(clk,reset,setmin)
BEGIN
IF(reset='0')THENcount<="0000000";——若reset为0,则异步清零
ELSIF(clk'eventandclk='1')then——否则,若clk上升沿到
IF(count(3downto0)="1001")then——若个位计时恰好到“1001”即9
IF(count<16#60#)then——又若count小于16#60#,即60H
IF(count="1011001")then——又若已到59D
enmin_1<='1';count<="0000000";——则置进位为1及count复0
ELSE——未到59D
count<=count+7;——则加7,而+7=+1+6,即作“加6校正”
ENDIF;
ELSE——若count不小于16#60#(即count等于或大于16#60#)
count复0
ENDIF(count<16#60#)若个位计数未到“1001”则转此句再判—若count<16#60#则count加1
没有发生进位
4、整点报时报警模块VHDL语言源程序(底层文件)LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYalertIS
PORT(clk:
INSTD_LOGIC;dain:
INSTD_LOGIC_VECTOR(6DOWNTO0);
speak:
OUTSTD_LOGIC;lamp:
OUTSTD_LOGIC_VECTOR(2DOWNTO0));
ENDalert;
ARCHITECTUREfunOFalertIS
SIGNALcount:
STD_LOGIC_VECTOR(1DOWNTO0);
SIGNALcount1:
STD_LOGIC_VECTOR(1DOWNTO0);BEGIN
speaker:
PROCESS(clk)
BEGINspeak<=count1
(1);
IF(clk'eventandclk='1')THEN
IF(dain="0000000")THEN
IF(count1>="10")THENcount1<="00";——count1为三进制加法计数器
ELSEcount1<=count1+1;
ENDIF;
ENDIF;
ENDIF;
ENDPROCESSspeaker;
lamper:
PROCESS(clk)
BEGIN
IF(rising_edge(clk))THEN
IF(count<="10")THEN
IF(count="00")THEN
lamp<="001";——循环点亮三只灯
ELSIF(count="01")THENlamp<="010";
ELSIF(count="10")THENlamp<="100";ENDIF;
count<=count+1;
ELSE
count<="00";
ENDIF;
ENDIF;
ENDPROCESSlamper;
ENDfun;