数字电路答案第四章 时序逻辑电路1.docx
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数字电路答案第四章时序逻辑电路1
第四章时序逻辑电路
本章介绍各种触发器的结构组成、工作原理、逻辑功能以及各种特性。
触发器是由基本门电路组成的具有反馈连接、且输出状态不仅和输入状态有关，而且和输出原状态有关、具有记忆性的电路。
本章还介绍时序逻辑电路的基本概念、组成结构，各种时序电路的分析和设计方法。
本章的学习将为深入学习具有特定功能的中规模时序电路奠定良好的基础。
第一节基本知识、重点与难点
一、基本知识
（一）触发器的基本概念
1.触发器特点
触发器与组合逻辑电路不同，触发器的输出不仅与输入信号有关，而且还与触发器原来的状态有关。
触发器具有记忆功能，是构成时序电路的基本单元电路。
触发器具有两个稳定的状态0和1。
在不同的输入信号作用下，触发器可以置成0，也可以置成1。
当输入信号消失后，触发器能保持其状态不变。
2.触发器控制信号
触发器的外部控制信号分为三类：
（1）置位信号、复位信号：
置位信号和复位信号有高有效或低有效、同步或异步之分。
置位信号
和复位信号
是低有效的异步信号，当信号有效时，触发器置1或清零，
和
不能同时有效。
（2）时钟脉冲信号：
时钟脉冲信号为触发器的控制端，决定触发器的状态何时转换。
（3）外部激励信号：
外部激励信号在CP脉冲作用下控制触发器的状态转换。
3.触发器类型
触发器有不同的分类方法，按触发方式分类，有：
电位触发方式、主从触发方式和边沿触发方式。
按逻辑功能分类，有：
RS触发器、D触发器、JK触发器和T触发器等。
4.触发器逻辑功能描述方法
触发器的逻辑功能是指触发器的次态与现态以及输入信号之间的逻辑关系。
描述触发器的逻辑功能常用方法有：
（1）状态转换表与激励表
（2）特征方程
（3）状态转换图
（4）时序图
（二）触发器的基本类型
1.基本RS触发器
基本RS触发器没有同步触发脉冲，输入信号直接控制输出端的状态。
只要输入变化，输出立即变化。
基本RS触发器的特征方程为：
2.同步RS触发器
同步RS触发器在时钟脉冲CP有效时，如CP=1期间，触发器的输出随输入信号的变化而改变。
在时钟脉冲有效期间，其特征表、特征方程与基本RS触发器完全相同。
同步RS触发器为电平触发方式，特点是在CP=1整个时间内，触发器输出都会随输入信号的变化而变化。
这种现象称为“空翻”。
3.主从RS触发器
主从RS触发器由主触发器和从触发器两部分组成，主从RS触发器在CP=1期间把输入信号送入主触发器，整个触发器的状态并不改变。
当CP下降沿到来时再将触发器的状态传入从触发器，触发器的状态才可能翻转。
主从RS触发器克服了同步RS触发器的“空翻”现象。
主从RS触发器在时钟脉冲CP下降沿时，其特征表、特征方程与基本RS触发器完全相同。
4.主从JK触发器
主从JK触发器的工作过程与主从RS触发器相同，分为两步：
CP=1期间，接收J、K端的外部信号并存入主触发器，从触发器状态不变；在CP由1变为0时，主触发器状态不变，从触发器状态翻转；CP=0期间，主触发器不接收J、K端的外部信号，触发器的状态不变。
在一个时钟周期内，主从JK触发器状态只在CP下降沿发生一次变换。
在CP=1期间，如果J、K端的信号发生变化，主触发器的状态能够也只能够变化一次，称为主从JK触发器的一次变化。
JK触发器的特征方程为：
5.边沿JK触发器
边沿JK触发器在时钟脉冲的下降沿触发翻转。
要求J、K信号在时钟脉冲CP的下降沿之前一段时间到来。
在CP=1、CP=0及CP上升沿期间，J、K信号的任何变化都不会影响触发器的输出结果，因此，电路具有更强的抗干扰能力。
其特征方程、激励表与主从JK触发器完全一样。
6.维持阻塞D触发器
维持阻塞D触发器为边沿触发器。
在CP脉冲上升沿状态翻转，翻转结果取决于CP上升沿到达瞬间输入信号D的状态。
D触发器的特征方程为：
（三）时序电路的基本概念
数字逻辑电路可分为两大类：
组合逻辑电路和时序逻辑电路，前者简称组合电路，后者简称时序电路。
在逻辑电路中，如果任一时刻的输出信号不仅取决于该时刻输入信号，而且还与电路原来的状态有关，或者说与电路原来的输入信号有关，具备这种功能的电路被称为时序逻辑电路。
1.时序电路的特点
时序电路具有记忆能力，能保存电路原来的输入状态；时序电路含有存储电路，这些存储电路多数由触发器构成。
时序电路有两大类：
同步时序电路和异步时序电路。
2.时序电路与组合电路的区别
时序电路在某一时刻的输出不仅取决于该时刻电路的输入，还取决于该电路原来的状态，也就是说与电路原来的输入有关。
而组合电路在某一时刻的输出仅仅取决于该时刻电路的输入。
3.同步时序电路
电路中有一个统一的时钟脉冲源，存储电路里所有触发器的状态变化都与同一个时钟脉冲同步。
在电路结构上，存储电路中各触发器的时钟脉冲端接同一个时钟脉冲源。
4.异步时序电路
电路中没有统一的时钟脉冲，触发器状态的变化不与时钟脉冲同步。
（四）同步时序电路的分析与设计
l.同步时序电路的分析
时序电路完成的逻辑功能不同，组成结构不同，其分析步骤也有所不同。
对具体电路分析时，应能做到灵活应用。
同步时序电路分析的一般步骤如下：
（1）根据给定的同步时序电路列写方程：
时序电路的输出方程，各触发器的驱动方程。
（2）将触发器的驱动方程代入对应触发器的特征方程，求出时序电路的状态方程。
（3）根据时序电路的输出方程和状态方程，计算时序电路的状态转换表、画出状态转换图或时序图。
状态转换表、状态转换图或时序图三种形式之间可以互相转换。
（4）根据上述分析结果，用文字描述给定同步时序电路的逻辑功能。
2.同步时序电路的设计
设计是根据给定具体的逻辑问题，给出符合其功能要求的时序电路。
设计是分析的逆过程，设计又称为综合。
这里只给出用小规模集成电路进行设计的步骤，设计的基本思想是用最少的触发器和门电路实现符合要求的时序电路。
（1）根据给定的逻辑功能建立原始状态转换图
分析给定的逻辑问题，定义输入变量、输出变量以及电路的状态。
根据实际的逻辑问题，分析每一种输入情况下的状态变化和相应的输出，从而构成原始状态转换图或原始状态转换表。
（2）状态化简
原始状态转换图可能包含多余的状态，状态数目越多，设计的电路越复杂。
状态化简，消去多余的状态，求出最小化的状态转换图或状态转换表。
（3）状态编码
对简化后的状态转换表中每一个状态用一个二进制代码来表示，即进行状态编码，也叫做状态分配。
状态编码的方案不同，所得到的电路结构及其复杂程度不同，状态编码应当以有利于触发器驱动方程的简化为原则。
（4）选择触发器
选择不同类型的触发器，设计出的电路不同。
利用编码后的状态转换表，根据选定触发器的类型，求驱动方程和输出方程。
（5）画逻辑电路图
（6）画全状态转换图
全状态转换图指的是包含触发器所有状态组合的转换图。
检查电路是否符合设计要求，符合要求，则设计完毕。
否则，需修改设计。
（五）异步时序电路
同步时序电路中有统一的时钟信号，异步时序电路没有统一的时钟信号。
因此，异步时序电路的分析与设计与同步时序电路有所不同。
1.异步时序电路的分析
（1）分析电路，列写各触发器的驱动方程和时钟方程；
（2）根据触发器的特征方程，求出电路的状态方程；
（3）求状态转换表；求解状态转换表时，首先分析触发器有无时钟信号，在有时钟信号的前提下，再计算状态的转换。
（4）确定电路的逻辑功能。
2.异步时序电路的设计
（1）根据设计要求，确定状态数目、选择状态编码，列写状态转换表。
（2）确定触发器类型，选择每个触发器的时钟信号，求时钟方程、驱动方程和输出方程；
（3）画出逻辑电路图或波形图。
二、重点与难点
重点：
1.触发器的特点及分析
在数字系统设计中，触发器是一个重要的元件，因为它是组成各种时序电路的基本单元，也是分析设计时序电路的基础。
2.触发器逻辑功能的分类及其优缺点
按照逻辑功能的不同，触发器分为RS、JK、D触发器等，通过分析各类触发器的优缺点，深入了解、掌握并灵活应用各类触发器。
3.触发器功能描述
要求能用特征表、激励表、特征方程及状态转换图描述和分析触发器的功能。
分析边沿结构触发器和主从结构触发器的电路结构，掌握各种触发器的逻辑功能。
4.时序逻辑电路的概念
时序逻辑电路的次态由电路的输入信号和电路的初态共同决定。
同组合逻辑电路相比，时序逻辑电路的电路结构、逻辑功能以及描述方法的不同。
5.同步时序电路的设计
时序逻辑电路在数字系统中起着非常重要的作用，熟练地设计出符合要求的电路，是数字电子技术学习的目标之一。
现代电子系统的集成度越来越高，功能越来越强，系统设计者必须具有同步时序电路设计的基础。
6.异步时序电路的分析
分析电路的能力是数字电子技术课程学习的重要内容之一，无论是同步时序电路，还是异步时序电路，分析方法是灵活的，可以按照分析步骤一步一步进行，也可根据实际情况省去其中的一步或几步。
难点：
1.正确理解触发器的电路结构及逻辑功能
电路结构以维持阻塞和主从结构为代表，逻辑功能以D和JK触发器为代表。
2.根据输入波形画触发器的输出波形
触发器输出波形分析时应注意以下几个问题。
（1）异步置位信号和异步复位信号
由于异步信号不受其他信号的约束，因此分析输出波形时应特别注意。
这些信号多为低有效，但是不排除高有效的置位和复位信号，在少数情况下，有同步置位和同步复位信号。
（2）时钟信号（CP）
时钟信号有上升沿有效，也有下降沿有效，应注意电路符号的标识。
（3）触发器的激励信号
确定异步信号无效、时钟边沿有效后，才能根据给定触发器的逻辑功能确定输出波形。
3.同步时序电路的分析与设计方法
这里介绍的同步时序电路的分析与设计方法不仅适合于中、小规模集成电路，同时也是今后进一步深入学习大规模集成电路和复杂数字系统的基础。
4.异步时序电路的分析与设计
异步时序电路的分析与设计虽然不是课程的重点，但是还是应该建立异步时序电路的分析与设计的概念，全面了解时序电路。
三、考核题型与考核重点
1.概念与简答
题型1为填空、判断和选择；
题型2为叙述基本概念与特点。
建议分配的分数为3～6分。
2．分析与设计
题型1为根据组合和时序混合的综合电路，分析得出状态转换图或时序图，描述其功能；
题型2为根据给定的逻辑功能，设计出符合要求的时序电路。
建议分配的分数为8～12分。
第二节典型题解
例题4.1图
（a）
（b）
&
Q
&
Q
RD
SD
SDRD
（c）
SDRDQQ例题4.1由两个与非门组成的基本RS触发器电路如例题4.1图（a）所示，已知输入信号波形如例题4.1图（b）所示，，试给出该触发器的特征方程并画出触发器Q、
端波形。
7
6
5
4
3
2
1
0
解：
基本RS触发器的特征方程为
根据特征方程或特特性表、输入信号波
形，画触发器Q、
端波形如例题4.1图
（c）所示。
在画波形的过程中，特别要注
意的是，当
、
同时为低电平时，Q和
同时变为1，如果
、
同时由0变成
1，Q及
的状态无法确定。
在其他
、
的取值情况下，Q和
互为反状态。
例题4.2JK触发器的输入波形如例题
4.2图（a）所示，分别画出主从JK触发器
和负边沿JK触发器输出Q端波形，初态
为1。
解：
主从JK触发器和边沿JK触发器的区别在于前者有一次变化问题，后者没有。
因此在CP=1期间，J、K信号有改变时，主从JK触发器有一次变化问题。
在CP=1期间，J、K信号没有改变的情况下，则利用触发器的特征方程分析触发器输出Q端波形，分析结果如习题4.2图（b）所示。
例题4.3已知维持阻塞D触发器组成的电路如例题4.3图（a）所示，电路输入波形如例题4.3图（b）所示，试画出触发器输出端Q1和Q2的波形，设触发器的初态为0。
解：
该电路的波形分析应注意以下几个方面的问题。
（1）两个触发器的时钟分别由两个不同的时钟信号控制，因此两个触发器不是同时翻转，Q1、Q2分别在CP1和CP2的上升沿翻转。
（2）触发器FF1的异步清零端R端与另一触发器的
相连，因此，当Q2=1时，Q1清零。
（3）触发器FF1接成计数状态，
，触发器FF2受Q1控制，D2=Q1。
Q1和Q2的波形如习题4.3图（c）所示。
例题4.4数字系统中常需要一种被称为单脉冲发生器的装置，习题4.4图（a）是一个用JK触发器组成的单脉冲发生器，用按钮S控制脉冲信号的产生。
试分析该电路的功能，若输入信号波形如习题4.4图（b）所示，画出Q1、Q2波形。
解：
（1）未按按钮时，按钮S在1位置。
此时，J1=0、K1=1，Q1=0；
，Q2=0，不产生单脉冲。
（2）按动按钮时，按钮S在2位置。
在第一个时钟信号CP的下降沿作用下，J1=1、K1=1，Q1翻转，Q1由0变为1，Q1有上升沿，Q2不会改变，Q2=0。
在第二个时钟信号CP的下降沿作用下，J1=1、K1=1，Q1继续翻转，Q1由1变为0，Q1有下降沿，由于J2=1、K2=1，Q2改变，由0变为1。
又由于
与
相连，当Q2由0变为1时，在
端产生一个清零信号，使Q1清零不再改变。
结论：
每按动一次按钮，在Q1端就会产生一个单脉冲，脉冲宽度与CP时钟信号周期相同。
Q1、Q2波形如习题4.4图（c）所示。
例题4.5试分析例题4.5图所示电路，求电路的状态转换表，说明电路的功能。
解：
（1）写出电路的驱动方
程和输出方程
（2）根据触发器的特性方程
求电路的状态方程
（3）根据状态方程和输出方程
计算得到电路的状态转换表如例题
4.5表所示。
例题4.5表
输入
初态
次态
输出
D1D2
Qn
Qn+1
L
00
0
0
0
00
1
0
1
01
0
0
1
01
1
1
0
10
0
0
1
10
1
1
0
11
0
1
0
11
1
1
1
（4）结论：
如果将输入信号D1、D2看作是两个加数，将Qn看作是低位来的进位位，Qn+1看作是进位位输出，L看作是和，则该电路可以看作是一个串行进位的加法器电路。
实现加法运算时，由低位向高位逐次输入，进位信号由触发器保存，留给高一位加法运算时使用。
例题4.6试分析例题4.6图（a）所示电路，画出电路的全状态转换图，说明电路的功能。
解：
该电路是异步时序电路，要列写时钟方程，分析时应注意时钟信号成立的条件下，再计算状态的变化。
（1）写出电路的驱动方程和时钟方程
；
；
（2）根据触发器的特性方程求电路的状态方程
（3）根据状态方程和时钟方程计算得到电路的全状态转换表如例题4.6表所示，画出状态转换图如例题4.6图（b）所示。
例题4.6表
时钟
初态
次态
CP
Q2nQ1nQ0n
Q2n+1Q1n+1Q0n+1
1
000
001
2
001
010
3
010
011
4
011
100
5
100
000
1
101
010
1
110
010
1
111
000
（4）结论：
该电路是一个能自启动的五进制异步计数器。
例题4.7试用下降沿JK触发器，设计一个3位同步二进制加法计数器。
解：
根据题意，列出状态转换表，再根据JK触发器的激励表如例题4.7表（a）所示，填写各触发器JK信号的取值，如例题4.7表（b）所示。
例题4.7表（a）
Qn
Qn+1
J
K
0
0
1
1
0
1
0
1
0
1
×
×
×
×
1
0
例题4.7表（b）
初态
次态
驱动信号
Q2nQ1nQ0n
Q2n+1Q1n+1Q0n+1
J2K2J1K1J0K0
000
001
0×0×1×
001
010
0×1××1
010
011
0××01×
011
100
1××1×1
100
101
×00×1×
101
110
×01××1
110
111
×0×01×
111
000
×1×1×1
根据例题4.7表（b），作出各激励信号的卡诺图如例题4.7图（a）所示。
由卡诺图求该电路的驱动方程如下
根据触发器的驱动方程画出逻辑图如例题4.7图（b）所示。
例题4.8试用D触发器设计一个按下列规律进行状态转换的同步计数器：
Q2Q1Q0=0，4，6，7，3，1，再返回到0，画出逻辑图和波形图。
解：
根据题意，列出状态转换表，再根据D触发器的激励表，填写各触发器D信号的取值，如例题4.8表所示。
例题4.8表
初态
次态
驱动信号
Q2nQ1nQ0n
Q2n+1Q1n+1Q0n+1
D2D1D0
000
100
100
100
110
110
110
111
111
111
011
011
011
001
001
001
000
000
根据例题4.8表，作出各激励信号的卡诺图如例题4.8图（a）所示。
由卡诺图求该电路的驱动方程如下
根据触发器的驱动方程画出逻辑图如例题4.8图（b）所示。
第三节题解
自我检测题解
题4.1答：
具有两个稳定状态，能够存储一位二值信息的基本单元叫触发器。
题4.2答：
触发器有_2_个稳定状态，它可记录_1_位二进制代码。
若要存储8位二进制信息需要_8_个触发器。
题4.3答：
下列触发器中对输入信号没有约束条件的是_D_。
（A）基本RS触发器；（B）主从RS触发器；
（C）主从JK触发器；（D）边沿D触发器。
题4.4答：
或非门构成的基本RS触发器，若要使触发器保持原态，则输入信号为：
_A_。
（A）R=S=0；（B）R=S=1；（C）R=0，S=1；（D）R=1，S=0。
题4.5答：
对于JK触发器，如果令J=K，则JK触发器可以完成_T_触发器的逻辑功能；若另
，则可完成_D_触发器的逻辑功能。
题4.6答：
主从JK触发器电路状态变化通常发生在_B_。
（A）CP上升沿；（B）CP下降沿；
（C）在CP=1时；（D）在CP=0时。
题4.7答：
维持阻塞D触发器是_A_。
（A）CP上升沿触发；（B）CP下降沿触发；
（C）在CP=1时触发；（D）在CP=0时触发。
题4.8答：
对于D触发器，如果令
，则D触发器可以完成计数触发器的逻辑功能。
题4.9答：
写出JK触发器、D触发器、T触发器、RS触发器的特征方程。
JK触发器特征方程：
D触发器特征方程：
T触发器特征方程：
RS触发器特征方程：
题4.10答：
边沿触发器与主从触发器相比，解决了抗干扰问题。
题4.11答：
时序逻辑电路一般由存储电路和组合电路两部分组成。
题4.12答：
时序逻辑电路可以分为异步时序逻辑电路和同步时序逻辑电路两大类。
题4.13答：
全面描述一个时序电路的逻辑功能有三个方程组，分别是输出方程、驱动方程和状态方程。
题4.14答：
有四个JK触发器，R和S无效，J和K接高电平，第一个JK触发器的时钟接在外加时钟信号，其输出Q端作为第二个JK触发器的时钟，第二个的输出Q端作为第三个JK触发器的时钟，第三个的输出Q端作为第四个JK触发器的时钟，且每个JK触发器时钟为低电平有效，问电路完成什么功能？
加法计数器。
若每个JK触发器时钟为高电平有效，问电路又完成什么功能？
减法计数器。
题4.15答：
指出下列哪种电路结构类型的触发器能构成移位寄存器，哪些不能构成移位寄存器。
如果能够，请在（）内画√，否则画×。
（A）基本RS触发器（×）；（B）同步RS触发器（×）；（C）主从结构触发器（√）；
（D）维持阻塞触发器（√）；（E）用CMOS传输门组成的边沿触发器（√）。
题4.16答：
同步计数器和异步计数器比较，同步计数器的显著优点是A。
（A）工作速度高；（B）触发器利用率高；（C）电路简单；（D）不受CP时钟控制。
思考题题解
题4.1与非门构成的基本RS触发器，在什么情况下，触发器出现不定状态？
答：
与非门构成的基本RS触发器，在
的情况下，触发器出现不定状态。
题4.2下降沿触发的主从触发器，相对于时钟信号而言输入激励信号在什么时刻前加入，输出信号能获得稳定的输出？
答：
下降沿触发的主从触发器，相对于时钟信号CP而言输入激励信号在CP上升沿到来之前加入，且一直保持到CP下降沿到来之后，输出信号才能获得稳定的输出。
题4.3边沿触发器与主从触发器比较，具有哪些主要优点？
答：
边沿触发器与主从触发器比较，具有较强的抗干扰能力，可靠性高。
边沿触发器只要求激励信号在时钟触发边沿的前后几个延迟时间内保持不变，触发器就可以稳定地工作。
题4.4如果按照电路结构分类，触发器可以分为哪几类？
答：
如果按照电路结构分类，触发器可以分为基本RS、同步RS、主从触发器、边沿触发器等几类。
题4.5为什么RS触发器具有约束条件？
答：
因为当RS触发器的激励信号同时从有效变为无效时，触发器的状态不能确定，所以对RS触发器提出了不能使用的约束条件。
题4.6如何利用JK触发器构成T触发器？
答：
令JK触发器激励信号J=K，JK触发器可以完成T触发器的逻辑功能。
题4.7如何利用D触发器构成JK触发器？
答：
令D触发器的激励信号
，D触发器可以完成JK触发器的逻辑功能。
题4.8触发器逻辑功能的描述方法有哪几种？
答：
触发器逻辑功能的描述方法有特征表、特征方程、状态转换图和激励表等。
题4.9时序逻辑电路与组合逻辑电路的主要区别是什么？
答：
时序逻辑电路具有记忆功能，能保存电路原来的输入状态；而组合逻辑电路不能记忆电路原来的输入状态。
题4.10同步时序逻辑电路与异步时序逻辑电路的主要区别是什么？
答：
同步时序电路是在同一个时钟脉冲作用下，所有触发器的状态同时发生变化；而异步时序电路没有统一的时钟脉冲，触发器的状态变化有先有后。
题4.11描述时序电路逻辑功能的方法有哪几种？
它们之间有何种关系？
答：
描述时序电路逻辑功能的方法有状态转换图、状态转换表和时序图等，它们之间可以互相转换。
题4.12状态转换表和状态转换图是如何构成的？
答：
状态转换表用表格的方式表示输入与状态转换之间的关系。
用图形方式表示输入与状态转换之间的关系，即状态转换图，简称状态图。
状态转换表由几列数据组成：
输入信号、现态、次态和输出。
首先将触发器的输入以及现态的全部组合列入表内，再将输入和现态的取值代入状态方程，求出触发器的次态；带入输出方程，求时序电路的输出，将次态与输出填入表内构成状态表。
状态转换图由以下方法构成：
圆圈内填写状态的具体取值，状态转换的方向用带箭头的弧线表示，箭尾表示初态，箭头指向次态，弧线旁注明状态转换时输入信号
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