06EDA技术实训报告1.docx
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06EDA技术实训报告1
学号：
07
实训报告
教学院
计算机学院
课程名称
EDA技术实训
专业
计算机应用技术
班级
2013级应用班
姓名
张琳
指导教师
杨斐
2014
年
5
月
20
日
实训一：
EDA设计初步
1、2输入与门的设计
（1）VHDL代码：
libraryieee;
useieee.std_logic_1164.all;
entityand_2is
port（a,b:
instd_logic;
y:
outstd_logic）;
end;
architectureoneofand_2is
begin
y<=aandb;
end;
（2）仿真图：
（3）仿真结果说明：
以上波形中，当输入a为0，b为0时，y为0；当输入a为0，b为1时，y为0；当输入a为1，b为0时，y为0；当输入a为1，b为1时，y为1；
（也可以用表格描述）
2、2选1选择器的设计
（1）VHDL代码：
libraryieee;
useieee.std_logic_1164.all;
entitymus21ais
port（a,b,s:
instd_logic;
y:
outstd_logic）;
end;
architectureoneofmus21ais
begin
process（a,b,s）
begin
if（s='0'）theny<=a;
elsey<=b;
endif;
endprocess;
endone;
（2）仿真图：
（3）仿真结果说明：
输入
输出
s
a
b
y
0
0
0
0
0
1
0
1
0
1
1
1
1
1
0
0
0
0
1
1
1
0
0
1
1
1
3、一位二进制半加器的设计
（1）VHDL代码：
libraryieee;
useieee.std_logic_1164.all;
entityH_adderis
port（Ai,Bi:
instd_logic;
Si,Ci:
outstd_logic）;
end;
architectureoneofH_adderis
begin
Si<=AiXORBi;
Ci<=AiandBi;
end;
（2）仿真图：
（3）仿真结果说明：
输入
输出
Ai
Bi
Ci
Si
0
0
0
0
0
1
0
1
1
0
0
1
1
1
1
0
4、一位二进制全加器的设计
（1）BDF原理图：
（2）仿真图：
（3）仿真结果说明：
输入
输出
Ai
Bi
Ci_1
Ci
Si
0
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
1
1
1
0
1
0
0
0
1
1
0
1
1
0
1
1
0
1
0
1
1
1
1
1
5、四位二进制加法器的设计
（1）BDF原理图：
（2）仿真图：
（3）仿真结果说明：
实训二：
七人表决器的设计
（1）VHDL代码：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYbiaojueqiIS
PORT（RST,EN:
INSTD_LOGIC;
X:
INSTD_LOGIC_VECTOR（6DOWNTO0）;
Y:
OUTSTD_LOGIC）;
ENDbiaojueqi;
ARCHITECTUREbehavOFbiaojueqiIS
BEGIN
PROCESS（X,RST,EN）
VARIABLEA:
INTEGER;
BEGIN
A:
=0;
IFRST='1'THENY<='0';
ELSEIFEN='1'THEN
FORNIN0TO6LOOP
IFX（N）='1'THENA:
=A+1;
ENDIF;
ENDLOOP;
IFA>=4THENY<='1';ELSEY<='0';
ENDIF;
ELSEY<='0';
ENDIF;
ENDIF;
ENDPROCESS;
END;
（2）仿真图：
（3）仿真结果说明：
实训三：
4人抢答器的设计
（1）BDF原理图：
（2）仿真图：
（3）仿真结果说明：
实训四：
简单计算器的设计
（1）VHDL代码：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYjisuanqiIS
PORT（A:
INintegerrange15downto0;
B:
INintegerrange15downto0;
Q1:
OUTintegerrange30downto0;
Q2,Q3:
OUTintegerrange15downto0;
Q4:
OUTintegerrange255downto0）;
END;
ARCHITECTUREARTOFjisuanqiIS
BEGIN
PROCESS（A,B）
BEGIN
Q1<=A+B;--ADDITION
Q2<=A-B;--SUBTRACTION
Q3<=A/B;--DIVISION
Q4<=A*B;--MULTIPLICATION
ENDPROCESS;
ENDART;
（2）仿真图：
（3）仿真结果说明：
实训五：
数字时钟的设计
1、60进制加法计数器的设计
（1）VHDL代码：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT60IS
PORT（EN,RESET,CLK:
INSTD_LOGIC;
CO:
OUTSTD_LOGIC;
QH,QL:
BUFFERSTD_LOGIC_VECTOR（3DOWNTO0））;
ENDCNT60;
ARCHITECTUREARTOFCNT60IS
BEGIN
CO<='1'WHEN（QH="0101"ANDQL="1001"ANDEN='1'）ELSE'0';
PROCESS（CLK,RESET）
BEGIN
IF（RESET='1'）THEN
QH<="0000";QL<="0000";
ELSIF（CLK'EVENTANDCLK='1'）THEN
IF（EN='1'）THEN
IF（QL=9）THEN
QL<="0000";
IF（QH=5）THEN
QH<="0000";
ELSE
QH<=QH+1;
ENDIF;
ELSE
QL<=QL+1;
ENDIF;
ENDIF;
ENDIF;
ENDPROCESS;
ENDART;
（2）仿真图：
（3）仿真结果说明：
2、24进制加法计数器的设计
（1）VHDL代码：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT24IS
PORT（EN,RESET,CLK:
INSTD_LOGIC;
CO:
OUTSTD_LOGIC;
QH,QL:
BUFFERSTD_LOGIC_VECTOR（3DOWNTO0））;
ENDCNT24;
ARCHITECTUREARTOFCNT24IS
BEGIN
CO<='1'WHEN（QH="0010"ANDQL="0011"ANDEN='1'）ELSE'0';
--进位输出的产生
PROCESS（CLK,RESET）
BEGIN
IF（RESET='1'）THEN--异步复位
QH<="0000";QL<="0000";
ELSIF（CLK'EVENTANDCLK='1'）THEN
IF（EN='1'）THEN--模60的实现
IF（QL=3ANDQH=2）THEN
QL<="0000";QH<="0000";
elseIF（QL=9）
THENIF（QH<=2）THENQH<=QH+1;QL<="0000";
ENDIF;
ELSE--计数功能的实现
QL<=QL+1;
ENDIF;
ENDIF;
ENDIF;
ENDIF;
ENDPROCESS;
ENDART;
（2）仿真图：
（3）仿真结果说明：
3、闹铃功能模块的设计
（1）VHDL代码：
（2）仿真图：
（3）仿真结果说明：
4、最终模块——数字时钟的设计
（1）BDF原理图：
（2）仿真图：
（3）仿真结果说明：
EDA技术实训成绩评定表
实训总结：
教师评语：
考勤成绩：
，占总成绩比例10%
平时成绩：
，
占总成绩比例40%
实训报告成绩：
，
占总成绩比例50%
实训总成绩：
指导教师签字：
年月日
说明：
1、每位同学自行完成此报告，不得抄袭。
代码是相同的，但是仿真波形不可能一模一样。
如发现有“仿真波形”及“仿真结果说明”雷同者，视为抄袭，以0分记载。
2、按顺序装订。
封面的学号、姓名填好后打印。
最后一页为“成绩评定”，打印出来后黑笔工整手写“实训总结”。
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