HDB3码编解码的电路设计毕业设计.docx

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HDB3码编解码的电路设计毕业设计

HDB3编译码电路的设计

[摘要]数字基带信号的传输是数字通信系统的一个重要组成部分,HDB3（三阶高密度双极性码）编码是数字基带信号传输中常用的传输码型。

HDB3编码无直流成分且连0串符号最多只有3个。

该种码型通过正负极性交替消除传输信号中的直流成分,降低功耗。

文中基于VHDL设计了HDB3编码器,实现了编码过程中的插V及插B模块;通过插入正反极性电平信号解决了串行码元中连0多于4个时的情形。

在MAX+PLUSⅡ工具中进行了仿真、调试,结果表明实现了HDB3编码功能,能实现基带信号在基带信道中直接传输与提取,同时能很好地提取定时信号。

编译码器已通过硬件下载、测试，可用于实际电路中。

此方法中由于CPLD可重复编程的特点，可对其进行在线修改，便于设备的调试和运行。

[关键词]HDB3编码;编译码;VHDL;MAX+PLUSⅡ

[中图分类号]TN702[文献标志码]A

TheDesignofHDB3EncodingandDecodingCircuit

Abstract:

Thedigitalbasebandsignaltransmissionindigitalcommunicationsystemsareanimportantcomponentof,HDB3（third-orderhigh-densitybipolarcode）areencodeddigitalbasebandsignaltransmissionusedinthetransmissionpattern.HDB3encodingnon-DCcomponentsandeventhestringofsymbols0andonlyamaximumofthree.PatternofthealternatingpolaritythroughpositiveandnegativesignaltoeliminatetransmissionofDCcomponents,reducedpowerconsumption.BasedontheVHDLdesignofaHDB3encoder,theencodingprocessofimplementationoftheinterpolationmoduleVandChapB;bytheinsertionofthepositiveandnegativepolaritysignalleveltosolvetheserialsymbol0evenwhenmorethan4cases.MAX+PLUSⅡintheinstrumentinthesimulation,debugging,resultsshowthattheimplementationoftheHDB3codingfunction,canachievebase-bandsignalatbase-bandchannelofdirecttransmissionandextraction,whileagoodtimingsignalextraction.Hadpassedthroughthehardwarecodecsdownload,test,canbeusedintheactualcircuit.ThismethodbecauseofCPLDcanduplicatethecharacteristicsofprogrammingcanbemodifiedonline,easytodebugandruntheequipment.

Keywords:

HDB3coding;codec;VHDL;MAX+PLUSⅡ

毕业设计（论文）原创性声明和使用授权说明

原创性声明

本人郑重承诺：

所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。

尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。

对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。

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学位论文原创性声明

本人郑重声明：

所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。

除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。

对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。

本人完全意识到本声明的法律后果由本人承担。

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本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。

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涉密论文按学校规定处理。

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2.5.2HDB3码的编码设计7

2.5.3HDB3编码的顶层原理图9

1.绪论

1.1课题背景

1.1.1eda发展概况

电子设计技术的核心就是EDA技术，EDA是指以计算机为工作台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作，即IC设计、电子电路设计和PCB设计。

EDA技术已有30年的发展历程，大致可分为三个阶段。

70年代为计算机辅助设计（CAD）阶段，人们开始用进行IC版图编辑、PCB布局布线，取代了手工操作。

80年代为计算机辅助工程（CAE）阶段。

与CAD相比，CAE除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。

CAE的主要功能是：

原理图输入，逻辑仿真，电路分析，自动布局布线，PCB后分析。

90年代为电子系统设计自动化（EDA）阶段[2]。

硬件描述语言HDL是相对于一般的计算机软件语言，如：

C、PASCAL而言的。

HDL语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结构和连接方式。

设计者可利用HDL程序来描述所希望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制FPGA和CPLD内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。

目前，就FPGA/CPLD开发来说，比较常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL[3]。

1.1.2硬件描述语言——VHDL

VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,诞生于1982年。

1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。

自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版）之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。

此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。

1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。

现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。

专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。

VHDL主要用于描述数字系统的结构，行为，功能和接口。

除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。

VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分[4]。

在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。

这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

应用VHDL进行工程设计的优点是多方面的[4]。

（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。

强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。

（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。

（3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。

符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。

（4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。

（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计[4]。

1.1.3CPLD简介

　　CPLD（ComplexProgrammableLogicDevice）复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。

是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。

其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

　　CPLD主要是由可编程逻辑宏单元（MC，MacroCell）围绕中心的可编程互连矩阵单元组成。

其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。

由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。

　　发展历史及应用领域：

　　20世纪70年代，最早的可编程逻辑器件--PLD诞生了。

其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。

为弥补PLD只能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件--CPLD。

目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。

　　器件特点：

　　它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产（一般在10,000件以下）之中。

几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。

CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。

　　如何使用：

　　CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。

其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

　　　　家庭成员：

经过几十年的发展，许多公司都开发出了CPLD可编程逻辑器件。

比较典型的就是Altera、Lattice、Xilinx世界三大权威公司的产品，这里给出常用芯片：

AlteraEPM7128S　（PLCC84）　　LatticeLC4128V　（TQFP100）　　XilinxXC95108（PLCC84）

1.1.4开发环境MAX+PLUSⅡ

Altera公司是世界三大CPLD／FPGA厂家之一,它的器件能达到最高的性能和集成度,不仅仅因为采用了先进的工艺和全新的逻辑结构,还在于它提供了现代化的设计工具一MAX+PLUSⅡ可编程逻辑开发软件,该软件是Altera公司推出的第三代PLD开发系统。

提供了一种与结构无关的设计环境,使AlteraCPLD设计者能方便地进行设计输入、快速处理和器件编程。

MAX+PLUSⅡ提供了全面的逻辑设计能力,包括电路图、文本和波形的设计输入以及编译、逻辑综合、仿真和定时分析以及器件编程等诸多功能。

特别是在原理图输入等方面,MAX+PLUSⅡ被公认为是最易使用、人机界面最友好的PLD开发软件。

MAX+PLUSⅡ可以开发除APEX20K以外的任何CPLD／FPGA。

MAX+PLUSⅡ开发系统具有很多突出的特点:

   ①开放式的界面

②设计与结构无关：

MAX+PLUSⅡ支持Altera公司的Classic、ACEX1K、MAX3000、MAX5000、MAX7000、MAX9000、FLEX6000、FLEX8000和FLEX10K等系列可编程逻辑器件,门数为600～250000门,提供了业界真正与结构无关的可编程逻辑设计环境。

MAX+PLUSⅡ的编译器还提供了强大的逻辑综合与优化功能以减轻用户的设计负担。

③可在多种平台运行：

MAX+PLUSⅡ软件可在基于PC机的WindowsNT4.0、Windows98、Windows2000操作系统下运行,也可在SunSPARCstations、HP9000Series700/800、IBMRISCSystem/6000等工作站上运行。

④完全集成化：

MAX+PLUSⅡ软件的设计输入、处理、校验功能完全集成于可编程逻辑开发工具内,从而可以更快地进行调试,缩短开发周期。

⑤模块化工具：

设计者可以从各种设计输入、编辑、校验及器件编程工具中作出选择,形成用户风格的开发环境,必要时还可在保留原始功能的基础上添加新的功能。

由于MAX+PLUSⅡ支持多种器件系列,设计者无需学习新的开发工具即可对新结构的器件进行开发。

⑥支持邮件描述语言（HDL）：

MAX+PLUSⅡ软件支持多种HDL的设计输入,包括标准的VHDL、VerilogHDL及Altera公司自己开发的硬件描述语言AHDL。

⑦MegaCore功能：

MegaCore是经过预先校验的为实现复杂的系统级功能而提供的HDL网表文件。

它为ACEX1K、MAX7000、MAX9000、FLEX6000、FLEX8000和FLEX10K系列器件提供了最优化设计。

用户可从Altera公司购买这些MegaCore,使用它们可以减轻设计任务,使设计者能将更多的时间和精力投入到改进设计和最终产品上去。

⑧OpenCore特点：

MAX+PLUSⅡ软件具有开放性内核的特点,OpenCore可供设计者在购买产品前来对自己的设计进行评估。

同时,MAX+PLUSⅡ还有多种设计输入方法,主要包括：

①图形设计输入：

MAX+PLUSⅡ的图形设计输入是较其他软件更容易使用的特点,因为MAX+PLUSⅡ提供了丰富的库单元供设计者调用,尤其是在MAX2LIB里提供的mf库几乎包含了所有的74系列的器件,在prim库里提供了数字电路中所有的分离器件。

因此只要具有数字电路的知识,几乎不需要过多的学习就可以利用MAX+PLUSⅡ进行CPLD/FPGA的设计。

MAX+PLUSⅡ还包括多种特殊的逻辑宏功能（Macro—Function）以及新型的参数化的兆功能（Mega—Function）模块。

充分利用这些模块进行设计,可以大大减轻设计人员的工作量和成倍地缩短设计周期。

②文本编辑输入：

MAX+PLUSⅡ的文本输入和编译系统支持AHDL语言、VHDL语言、VERILOG语言三种输入方式。

③波形输入方式：

如果知道输入、输出波形,也可以采用波形输入方式。

④混合输入方式：

MAX+PLUSⅡ设计开发环境,可以进行图形设计输入、文本编辑输入、波形编辑输入混合编辑。

具体操作方法是：

在图形编辑、波形编辑时形成模块,在文本编辑时通过include“模块名.inc”或者采用Function（…..）Return（….）的方式进行调用。

同样,文本编辑输入形成的模块,也可以在图形编辑时调用,AHDL语言编译的结果可以在VHDL语言下使用,VHDL语言编译的结果也可以在AHDL语言或图形输入时使用。

这样灵活多变的输入方式,给设计使用者带来了极大的方便。

1.2课程设计目的

根据本次课程设计要求，设计一个HDB3码编解码的电路，要求在两块CPLD实验板上实现，要求对5级伪随机序列进行HDB3的编码与解码。

1.2.1设计流程

如下所示：

1.2.2设计方案

根据任务要求，可知在软件部分有以下几种方案可供选择：

（1）采用文本输入法，用一个源程序控制整个电路，然后利用顶层文件将它们综合起来，最终使其具有对伪随机码进行编译码的功能。

原理图输入设计法，不需要任何硬件描述语言知识，在具有数字逻辑电路基本知识的基础上，就可以使用Max+plusII提供的eda平台，设计数字电路。

（2）采用原理图方法设计，编译码的主体部分用原理图输入法完成，当主体部分完成后，将其打包后，再将各个部分综合起来。

原理图输入设计法可以极为方便的实现数字系统的层次化要求，层层严格要求，减少了系统设计中的错误。

（3）采用原理图与文本输入法双结合的方法设计，更加自主灵活的完成本次设计要求。

本次课程设计我们小组选用原理图与文本输入法结合的设计方式，并在EDA（电子设计自动化）工具的帮助下，用大规模可编程器件（CPLD）实现HDB3码编解码的电路设计原理。

特点是：

能直观地看到所设计的模块并能很容易地找出错误，避免了用VHDL语言设计时所引起的错误难修改的现象；改变了以往数字电路小规模多器件组合的设计方法。

整个HDB3码编解码电路的设计在两块CPLD芯片上来实现。

2HDB3编码电路的设计

2.1HDB3编码器的设计需要

数字基带信号的传输是数字通信系统中重要组成部分之一。

在数字通信中,有些场合可不经过载波调制和解调过程,而对基带信号直接传输。

为使基带信号能适合在基带信道中传输,通常要经过基带信号交换,这种交换过程事实上就是编码过程。

于是,出现了各种各样的常用码型。

不同码型有不同的特点和不同的用途。

例如AMI（传号交替反转）码,且这种基带信号无直流成分和很小的低频成分,宜在一般的基带信道中传输,但它可能出现4个连0现象,不利于接收端的定时信号提取。

HDB3（三阶高密度双极性码）码因具有无直流成分、低频成分和连0个数最多不超过3个等明显的优点,对定时信号的恢复十分有利,能很好地满足信道频谱特性要求,而成为普遍使用的基带传输码之一HDB3码是AMI码的改进型,成为3阶高密度双极性码。

它克服了AMI码的长连0串现象。

2.2HDB3码的编码规则是：

1）码流中连“0”码个数不超过3个时，其编码规则与AMI码相同：

码元“0”用0电平表示；码元“1”交替用50%占空正或者负矩形脉冲表示。

2）当出现四个连零用取代节取代。

取代节有两种，分别是“BOOV”和“OOOV”。

这里的B和V均为传号脉冲。

3）当相邻破坏点V中间有奇数个原始传号（不包括B码）时，用“OOOV"取代。

4）当相邻破坏点V中间有偶数个原始传号时，用“BOOV"取代。

5）用“BOOV”取代时，B码和V码与它们前面一个原始传号极性相反。

6）用“OOOV”取代时，V码与它们前面一个原始传号极性相同。

如:

消息序列:

10000101000011100001

AMI码:

+10000-10+10000-1+1-10000+1

HDB3码:

+1000+V-10+1-B00-V+1-1+1000+V-1

2.3　HDB3码的VHDL建模思想

从编码规则来分析,这个设计的难点之一是如何判决是否应该插B,因为这涉及到由现在时间的状态决定过去时间状态的问题。

按照实时信号处理的理论,这是没有办法实现的。

但在实际电路中,可以考虑用寄存器的方法,首先把信码寄存在寄存器内,同时设计一个计数器记数2个V之间“1”的个数,经过4个码元时间后,由一个判偶电路来给寄存器发送是否插B的判决信号,从而实现插B的功能。

不过,信号处理的顺序不能像编码规则那样:

首先把代码串变换成AMI码,完成插V插B后,其后“+1”和“-1”的极性还要依据编码规则变换。

这样做需要大量寄存器,电路结构也变得复杂。

若把信号处理的顺序换一下:

首先完成插V,接着执行插B,最后实现单极性变双极性的信号传输。

这样做的好处是:

输入的信号和插B插V功能电路中处理的信号都是单极性信号,需要的寄存器数目可以很少。

HDB3码的编码器模型框图见图1所示：

2.4HDB3码编码的设计原理

图2.HDB3编码部分原理框图

上图给出了HDB3的编码电路：

编码电路接收端机来的单极性非归零信码，并把这种变换成为HDB3码送往传输信道。

在同步时钟的作用下，输入的NRZ码流经过HDB3编码电路输出两路单极性码，这两路单极性码再送到“单/双极性码变换”电路，产生出双极性归零的HDB3码。

实验板已设计有单/双极性码变换电路。

HDB3码编码器的各部分功能如下所述：

单极性信码进入本电路，首先检测有无连“0”码。

没有四连“0”时，信码不改变地通过本电路；有四连“0”时，在第四个“0”码出现时，将一个“1”码防入信号中，取代第四个“0”码，补入“1”码成为V码。

取代节选择及补B码电路（取代节判决）

电路计算两个V码之间的“1”码个数，若为奇数，则用000V取代节；若为偶数，则将000V中的第一个“0”该为“1”，即此时用“B00V”取代节。

破坏点形成电路

将补放的“1”码变成破坏点。

方法是在取代节内第二位处再插入一个“1”码，使单/双极性变换电路多翻转一次，后续的V码就会与前面相邻的“1”码极性相同，破坏了交替反转的规律，形成了“破坏点”。

单/双极性变换电路

电路中的除2电路对加B码、插入码、V码的码计数器，它的输出控制加入了取代节的信号码流，使其按交替翻转规律分为两路，再由变压器将此两路合成双极性信号。

2.5HDB3码编码的底层设计

2.5.1伪随机序列的设计原理

NRZ码为非归零码，在一个码元的全部时间内发出或不