控制器部分习题解答.docx

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控制器部分习题解答

控制器部分习题解答

解决方案:

为了压缩指令字的长度，微指令周期中互斥的微指令信号必须组合成一个小组进行分组解码。

经过分析，（e，f，h）和（b，I，j）可以分别形成两组或两个场，然后解码得到六个微指令信号，剩下的四个微指令信号a，c，d，g可以直接控制。

整个控制域组成如下:

01c01b直接控制10F10Iacdg11g11j×××××××4位。

2位、2位、5位（11分钟）算术单元的结构如图B5.2所示。

R1、R2和R3是三个寄存器，a和b是两个三对一多路开关。

路径的选择由AS0、AS1、BS0和BS1终端控制。

例如，当BS0BS1=11时，选择R3，当BS0BS1=01时，选择R1？

？

算术逻辑单元是一种算术/逻辑单元S1S2是它的两个操作控制终端其功能如下:

当

图B5.2

S1S2=00时，ALU输出=A

S1S2=01。

当ALU输出=A+BS1S2=10，ALU输出=a–bs1s2=11，ALU输出=A⊕B时，请设计微指令格式来控制算术单元的路径。

解决方案:

采用水平微指令格式和直接控制模式。

序列控制字段假定为4位。

其中一个判别测试位是

2位2位3位1位3位AS0AS1S1S2BS0BS1LDR1，LDR2，LDR3PμAR1，μAR2，μAR3

—————————————————————————————————————————————————————————————————————————————————————————————————————————————————

当P=1时，μAR3被修改以形成下一个微地址

6，（11分）计算机有以下部件:

算术逻辑单元、移位器、主存储器、主存储器数据寄存器、主存储器地址寄存器、指令寄存器、通用寄存器、寄存器

（1）请将每个逻辑组件组成一个数据路径，并指示数据流方向

（2）画出“加R1，（R2）+”指令的指令周期流程图。

指令功能是（R1）+（（R2））→R1红外R0MBR移位器

PCR1

aluCr2m

dr3MAR

图B6.2解决方案:

（1）每个功能组件都连接到一个数据路径，如图所示:

移位器红外PcR0R1R2R3MBRAU+1

MAR图B加法结果放在R1将当前指令地址发送到MAR

（个人电脑）→MAR将当前指令提取到红外线。

M→MBR→IR，（PC）+1PC+1，准备解码下一条指令（R1）→C①256+（R2）→②MARM→MBR→D③

（C）+（D）→R1④

图B6.5

（注）:

①:

取R1操作数→C寄存器②:

将地址发送至MAR（3）取出存储单元→D寄存器中的操作数④:

加总数→R1图B8.2显示了一些微程序控制的微指令序列。

图中的每个方框代表一条微指令。

分支点A由指令寄存器IR5和IR6的两位决定，分支点B由条件码标志C决定目前，微程序的程序控制是通过断言来实现的。

已知微地址寄存器的长度为8位，要求为:

（1）设计微指令字序列控制字段的格式以实现微指令序列

（2）绘制微地址转移逻辑图

图B8.2解决方案:

（1）假设微地址寄存器为8位长，则推断控制存储器容量为256个单元在给定的条件下，微程序有两个分支如果不考虑其他分支传输，则需要确定测试位P1和P2（直接控制），因此序列控制字段总共有10位，其格式如下:

a1表示微地址寄存器:

p12a1，a2？

A8歧视字段下的地址字段

（2）的传输逻辑表达式如下:

A8=P1.ir6.tia7=P1.ir5.tia6=p2.c0.ti

，其中ti是差拍脉冲信号在P1条件下，当IR6=1时，当TI脉冲到达时，微地址寄存器的位A8将被设置为“1”，从而将该位从“0”变为“1”如果IR6=0，A8的“0”状态保持不变，A7和A6的修改类似。

根据转移逻辑表达式，很容易画出转移逻辑电路图。

8和（11点）中央处理器的结构可由触发器强制端实现，如图9.1所示。

有一个累加寄存器交流和一个状态条件寄存器。

每个部分

之间的连接线表示数据路径，箭头表示信息传输的方向。

（1）表示图中四个寄存器的名称

（2）简要描述了从主访问到控制器的数据路径

（3）简要描述了算术单元和主存储器之间数据存储/检索访问的数据路径

图B9.1

解决方案:

（1）a是数据缓冲寄存器DR，B是指令寄存器IR，C是主存储器地址寄存器，D是程序计数器PC

（2）主存储器M→缓冲寄存器DR→指令寄存器IR→操作控制器（3）内存读取:

M→DR→ALU→AC内存写入:

AC→DR→M9，（11点）今天有4个流水线阶段，分别完成取值、指令解码和取值、操作和结果发送4个步骤。

现在假设完成每一步操作的时间分别为100纳秒、100纳秒、80纳秒和50纳秒请问:

（1）装配线的运行周期是多少？

（2）如果两个相邻指令之间发生数据相关，并且没有在硬件上采取措施，那么对于第二个指令，

将延迟多长时间

（3）如果硬件设计得到改进，至少会延迟多长时间？

解决方案

（1）流水线的操作时钟周期T是根据四步操作中最长的时间来考虑的，因此t=100ns。

（2）两条指令存在数据相关冲突:

添加R1、R2、R3；R2+R3->R1SUBR4，R1，R5；R1-R5->R4

两条指令在流水线中执行，如下表所示:

时钟1指令ADDsubif2idif3exid4WBex56WB7

ADD指令在时钟4将结果写入寄存器文件（R1），但SUB指令在时钟3读取寄存器文件（R1）。

本来ADD指令应该先写到R1，SUB指令应该以后读到R1，结果变成SUB指令应该先读到R1，ADD指令应该以后写到R1，这样两个指令之间就发生了数据关联。

如果在硬件上没有采取措施，第二指令SUB应该延迟至少2个操作时钟周期（2×100ns）。

（3）如果硬件得到改进（采用旁路技术），可以延迟1个工作时钟周期（100ns）。

10，（11分钟）在流水线CPU中，从取指令到执行结束的任务被分成一系列子任务，每个子任务在流水线的每个进程段中同时执行，从而使流水线CPU具有更强大的数据吞吐能力请用时空图方法来证明这个结论的正确性。

解决方案:

假设指令周期包括四个子过程:

指令提取（IF）、指令解码（ID）、操作（EX）和结果写回（WB）。

每个子过程称为过程段（Si）。

因此，管道由一系列串联的过程段组成在统一时钟信号的控制下，数据从一个过程段流向相邻的过程段

S1S2S3S4输入→输出中频→输入输出

图B18.4

图B18.4（B）显示非流水线CPU的时空图因为

不能开始下一条指令，直到前一条指令的所有四个子过程都被执行，所以每四个时间单位只有一个输出结果，即一条指令的执行结束。

图B18.4（C）显示了非流水线CPU的时空图由于前一条指令和下一条指令的四个过程可以在时间上重叠执行，所以当流水线完全加载时，每个单位时间可以输出一个结果，即执行一条指令。

通过比较

，发现流水线型CPU在8个单位时间内执行5条指令，而非流水线型CPU只执行2条指令，因此流水线型CPU具有更强的数据吞吐能力在流水线中，输入任务被分成一系列子任务，每个子任务在流水线的每个进程段中同时执行，从而使流水线具有更强大的数据吞吐量能力。

请用定量分析来证明这个结论的正确性。

解决方案:

衡量并行处理器性能的一个有效参数是数据带宽（最大吞吐量），它被定义为每单位时间可以产生的最大操作结果数。

让P1成为总延迟为T1的非流水线处理器，因此其带宽为1/T1还假设Pm等于P1m段中流水线处理器的延迟时间Tr，因此Pm的带宽是1/（Tc+Tr）如果Pm是通过将P1分成具有相同延迟T1≈mTc的几个段而形成的，则P1的带宽接近1/mTc，因此，当满足mTc>Tc+Tr时，Pm具有比P1更大的带宽

控制器的一些练习回答了

1，选择题

1，下面描述中正确描述的句子是:

_____（a，D）

A在同一中央处理器周期中，可以并行执行的微操作称为兼容微操作b在同一中央处理器周期中，不能并行执行的微操作称为兼容微操作c在同一中央处理器周期中，可以并行执行的微操作称为排斥微操作D在同一中央处理器周期中，不能并行执行的微操作称为排斥微操作2。

流水线式中央处理器由一系列被称为“段”的处理线组成。

与具有m个并行组件的CPU相比，m段流水线CPU______

（一）

A具有相同水平的吞吐能力b不具有相同水平的吞吐能力c吞吐能力大于前吞吐能力d吞吐能力小于前吞吐能力

3，同步控制是______（C）

A仅适用于中央处理器控制模式b仅适用于外围设备控制模式C由统一定时信号控制模式d所有指令具有相同的执行时间模式4。

在微程序控制器中，机器指令和微指令之间的关系是______每个机器指令由微指令

执行。

每个机器指令由微指令编写的微程序解释。

由每个机器指令组成的程序可以由微指令d执行。

微指令由多个机器指令

5组成。

由于CPU内部的运行速度很快，并且CPU访问主内存需要很长时间，因此机器周期通常由______指定。

（一）

在主存储器中读取一个指令字的最小时间b在主存储器中读取一个数据字的最大时间c在主存储器中写入一个数据字的平均时间d在主存储器中读取一个数据字的平均时间6，指令周期指______

a中央处理器从主机访问指令的时间；执行一条指令的时间；

°C中央处理器从主存储器访问指令，加上执行指令的中央处理器时间。

时钟周期时间；

7，跟踪指令在CPU中的后续地址的寄存器是______（B）

A主存储器地址寄存器B程序计数器c指令寄存器d状态条件寄存器8异步控制常用作其主控制方式（a）当在单一总线结构计算机中访问主存储器和外围设备时；在中央处理器控制下的微型计算机；由组合逻辑控制的中央处理器；微程序控制器；

9，微程序控制器，机器指令和微指令之间的关系是______每条机器指令由一条微指令执行；每个机器指令

B由用微指令编程的微程序解释和执行。

由一条机器指令组成的程序可以由一条微指令执行；一条微指令由几条机器指令组成；

10，同步传输比异步传输具有更高的传输频率，因为同步传输______不需要响应信号；b总线长度短；

C与公共时钟信号同步；

D组件的访问时间相对较近。

11。

在中央处理器中，设置了等待信号线。

在内存周期的下降沿，中央处理器对等待线进行采样。

请在下面的描述中选择正确的句子:

____（c，D）

A如果等待线为高，它将不会在T2周期后进入T3周期并插入一个TW周期；双向时间段结束后，无论等待线路状态如何，都必须转移到T3时间段。

在

TW周期结束后，只要等待线为低，继续插入TW周期，直到等待线变为高，然后切换到T3周期；

D有等待线，可以连接任意速度的内存和中央处理器，保证中央处理器和内存连接时的时序协调。

12，操作控制器的功能是______（四）

A。

产生定时信号b.从主c.解码器

D访问指令。

从主机访问指令，解码指令操作码，并产生相关的操作控制信号来解释指令13的执行。

描述流水线CPU的错误基本概念的句子是______（美国广播公司）

A。

流水线CPU是一种基于空间并行性原理构建的处理器。

流水线式中央处理器必须是RISC机c流水线式中央处理器必须是多媒体中央处理器

D。

流水线式中央处理器是一种非常经济实用的时间并行技术。

带有处理器的设备通常称为______设备（a）

199a。

智能b.交互式c.电信d.过程控制

2，填写问题

1，微编程技术是一种使用.方法设计b.的技术它具有规律性、可维护性和c__。

（软件操作控制灵活性）

2。

硬接线装置的设计方法是:

先画出a._____的流程图，然后用B._____写一个综合的逻辑表达式，再用C._____等器件实现（a.指令周期b.布尔代数c.门电路和触发器）

3，中央处理器从a.中取出一条指令并执行它的总时间称为b.__由于各种指令的操作功能不同，各种指令的指令周期为c___（a.存储器b.指令周期c.不同）4.今天的中央处理器芯片不仅包括定点运算单元和控制器，还包括a.___、b.____运算单元和C.

______管理和其他组件（a.高速缓存b.浮点c.存储）5。

流水线式中央处理器是一种基于并行技术的处理器。

目前，c________微处理器几乎无一例外地使用流水线技术（时间并行性，经济实用，高性能）

6。

中央处理器至少有以下六种类型的寄存器。

除了A.____寄存器、B.____计数器和C.____寄存器之外，它还应该有通用寄存器、状态条件寄存器和数据缓冲寄存器

7。

硬连线控制器的基本思想是某个微操作控制信号是解码输出、解码信号和解码信号的逻辑函数。

（指令操作码B.定时C.状态条件）

8，中央处理器周期也称为A.______；一个CPU周期包含几个B._____任何指令的指令周期至少需要20个CPU周期

（1）机器周期

（2）时钟周期

（2）

9，RISC中央处理器是在克服CISC机器缺点的基础上发展起来的，它有三个基本要素:

（1）有限的a.____

（2）中央处理器配备了大量的总线；（3）强调c___的优化（简单指令系统、通用寄存器、指令流水线）

10。

中央处理器从A______and获取指令并执行它所花费的时间称为B______由于各种指令的操作功能不同，各种指令的时间总和也不同，但在流水线式的CPU中，我们应该努力实现C______

11。

在中央处理器中，保存当前正在执行的指令的寄存器是A______，保存当前正在执行的指令的地址的寄存器是B______，保存由中央处理器访问的地址的寄存器是C______

（一）指令寄存器irb.程序计数器pcc.存储器地址寄存器AR）

12，并行处理技术已经成为计算机发展的主流。

它可以推广到信息处理的所有步骤和阶段，并有三种主要形式:

平行；平行；平行（a）时间b.空间c.时间+空间）

3，应用问题

1，（11分）众所周知，某台机器采用微程序控制模式，其存储容量为512×48（位），微程序在整个控制存储器中传输，控制微程序有4个条件，微指令采用水平格式，后续微指令的地址采用断言模式。

如图所示，微指令字段区分地址字段←操作控制→←顺序控制→

（1）微指令中的三个字段应该分别是多少位？

（2）示出了对应于这种微指令格式的微程序控制器的逻辑框图。

解决方案:

（1）假设鉴别测试字段中的每一位都是鉴别标志，由于4个转换条件，该字段为4位（如果使用字段解码，则仅需要3位），并且较低的地址字段为9位，因为控制容量为512个单位，并且微命令字段为（48–4-9）=35位

（2）对应于上述微指令格式的微程序控制器的逻辑框图B1.2如下:

其中微地址寄存器对应于下部地址字段，P字段是鉴别测试字段，控制字段是微指令的子部件，后两部分构成微指令寄存器地址传输逻辑的输入是指令寄存器OP码、每个状态条件和鉴别测试字段给出的鉴别标志（一位为1）。

的输出修改了微地址寄存器中的适当位数，从而实现了微程序的分支传输。

图B1.2

2，（11分钟）假设计算机的算术单元框图如图B2.2所示，其中ALU是16位加法器（工作在高电平），sa和SB是16位锁存器，四个通用寄存器由D触发器和O端输出组成。

其读写控制如下表所示:

写控制读控制

WWA0WA1R0RA0RA1选择

100R010R0

101R1101R1

110R21110R2

11R31R3

0x0x不写不读

（2）绘制加法和减法微指令程序流程图解决方案:

的每个字段有以下含义:

F1-读取RO-R3选择控制F2-写R0-R3选择控制F3-进入服务协议的控制信号F4——进入SB的控制信号

F5-用于开启非反相三态门的控制信号LDALU

F6-打开反相三态门的控制信号LDALU，并将加法器的最低位递增1F7锁存开关清除复位信号

F8-微程序结束，机器指令的控制信号被传送。

R-寄存器读命令w-寄存器写命令

（2）ADD、SUB两条指令微程序流程图如图B2.3所示

图B2.3

3，（11点）图B3.1处理器逻辑图，有两条独立总线和两条独立存储器众所周知，指令存储器IM的最大容量是16384个字（字长18位），数据存储器DM的最大容量是65536个字（字长16位）每个寄存器都有“Rin”和“Rout”控制命令，但图中未显示。

图B3.1

设置处理器格式为

171090OPX相加指令可以写成“相加X（R1）”它的功能是（AC0）+（（Ri）+X）→AC1，其中（（Ri）+X）部分通过寻址指向数据存储器，Ri现在被当作R1尝试绘制从取指令开始到执行结束的ADD指令的操作序列图，说明基本操作步骤和相应的微操作控制信号。

解决方案:

加法指令“ADDX（Ri）”是隐式指令，其中一个操作数来自AC0，另一个操作数在数据存储器中。

地址由通用寄存器的内容（Ri）加上指令格式中的x值决定，可视为索引

寻址因此，指令周期的操作流程如图B3.4所示:

相应的微操作控制信号列于框图之外。

图B3.4图B3.5

4，（11分）一台计算机有8条微指令i1-i8，每条微指令包含微指令控制信号如下表所示

，a-j分别对应10种不同的微指令信号假设微指令的控制字段只有8位，

请安排微指令控制字段的格式