EDA技术实用教程考试复习题目全集全修订.docx
《EDA技术实用教程考试复习题目全集全修订.docx》由会员分享，可在线阅读，更多相关《EDA技术实用教程考试复习题目全集全修订.docx（35页珍藏版）》请在冰豆网上搜索。
EDA技术实用教程考试复习题目全集全修订
EDA技术实用教程考试复习题目全集（全修订）
《EDA技术与项目训练》选择题
1.一个项目的输入输出端口是定义在A。
A.实体中B.结构体中C.任何位置D.进程体
2.描述项目具有逻辑功能的是B。
A.实体B.结构体C.配置D.进程
3.关键字ARCHITECTURE定义的是A。
A.结构体B.进程C.实体D.配置
4.MAXPLUSII中编译VHDL源程序时要求C。
A.文件名和实体可不同名B.文件名和实体名无关C.文件名和实体名要相同D.不确定
5.1987标准的VHDL语言对大小写是D。
A.敏感的B.只能用小写C.只能用大写D.不敏感
6.关于1987标准的VHDL语言中，标识符描述正确的是A。
A.必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以
7.关于1987标准的VHDL语言中，标识符描述正确的是B。
A.下划线可以连用B.下划线不能连用C.不能使用下划线D.可以使用任何字符
8.符合1987VHDL标准的标识符是A。
A.A_2B.A+2C.2AD.22
9.符合1987VHDL标准的标识符是A。
A.a_2_3B.a_____2C.2_2_aD.2a
10.不符合1987VHDL标准的标识符是C。
A.a_1_inB.a_in_2C.2_aD.asd_1
11.不符合1987VHDL标准的标识符是D。
A.a2b2B.a1b1C.ad12D.%50
12.VHDL语言中变量定义的位置是D。
A.实体中中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置
13.VHDL语言中信号定义的位置是D。
A.实体中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置
14.变量是局部量可以写在B。
A.实体中B.进程中C.线粒体D.种子体中
15.变量和信号的描述正确的是A。
A.变量赋值号是:
=B.信号赋值号是:
=C.变量赋值号是<=D.二者没有区别
16.变量和信号的描述正确的是B。
A.变量可以带出进程B.信号可以带出进程C.信号不能带出进程D.二者没有区别
17.关于VHDL数据类型，正确的是C。
A.数据类型不同不能进行运算B.数据类型相同才能进行运算
C.数据类型相同或相符就可以运算D.运算与数据类型无关
18.下面数据中属于实数的是A。
A.4.2B.3C.‘1’D.“11011”
19.下面数据中属于位矢量的是D。
A.4.2B.3C.‘1’D.“11011”
20.?
关于VHDL数据类型，正确的是B。
A.用户不能定义子类型B.用户可以定义子类型
C.用户可以定义任何类型的数据D.前面三个答案都是错误的
21.可以不必声明而直接引用的数据类型是C。
A.STD_LOGICB.STD_LOGIC_VECTORC.BITD.前面三个答案都是错误的
22.STD_LOGIG_1164中定义的高阻是字符D。
A.XB.xC.zD.Z
23.STD_LOGIG_1164中字符H定义的是A。
A.弱信号1B.弱信号0C.没有这个定义D.初始值
24.使用STD_LOGIG_1164使用的数据类型时B。
A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D.必须在结构体中声明
25.?
关于转化函数正确的说法是B。
A.任何数据类型都可以通过转化函数相互转化B.只有特定类型的数据类型可以转化
C.任何数据类型都不能转化D.前面说法都是错误的
26.VHDL运算符优先级的说法正确的是C。
A.逻辑运算的优先级最高B.关系运算的优先级最高
C.逻辑运算的优先级最低D.关系运算的优先级最低
27.VHDL运算符优先级的说法正确的是A。
A.NOT的优先级最高B.AND和NOT属于同一个优先级
C.NOT的优先级最低D.前面的说法都是错误的
28.VHDL运算符优先级的说法正确的是D。
A.括号不能改变优先级B.不能使用括号C.括号的优先级最低D.括号可以改变优先级
29.如果a=1,b=0，则逻辑表达式（aANDb）OR（NOTbANDa）的值是B。
A.0B.1C.2D.不确定
30.?
关于关系运算符的说法正确的是C。
A.不能进行关系运算B.关系运算和数据类型无关
C.关系运算数据类型要相同D.前面的说法都错误
31.?
转换函数TO_BITVECTOR（A）的功能是A。
A.将STDLOGIC_VECTOR转换为BIT_VECTORB.将REAL转换为BIT_VECTOR
C.将TIME转换为BIT_VECTORD.前面的说法都错误
32.?
VHDL中顺序语句放置位置说法正确的是D。
A.可以放在进程语句中B.可以放在子程序中C.不能放在任意位置D.前面的说法都正确
33.不属于顺序语句的是C。
A.IF语句B.LOOP语句C.PROCESS语句D.CASE语句
34.正确给变量X赋值的语句是B。
A.X<=A+B;B.X:
=A+b;C.X=A+B;D.前面的都不正确
35.EDA的中文含义是A。
A.电子设计自动化B.计算机辅助计算C.计算机辅助教学D.计算机辅助制造
36.?
可编程逻辑器件的英文简称是D。
A.FPGAB.PLAC.PALD.PLD
37.?
现场可编程门阵列的英文简称是A。
A.FPGAB.PLAC.PALD.PLD
38.?
基于下面技术的PLD器件中允许编程次数最多的是C。
A.FLASHB.EEROMC.SRAMD.PROM
39.?
在EDA中，ISP的中文含义是B。
A.网络供应商B.在系统编程C.没有特定意义D.使用编程器烧写PLD芯片
40.?
在EDA中，IP的中文含义是D。
A.网络供应商B.在系统编程C.没有特定意义D.知识产权核
41.EPF10K20TC144-4具有多少个管脚A。
A.144个B.84个C.15个D.不确定
D.程序中缺少关键词。
68.下列关于变量的说法正确的是A。
A.变量是一个局部量，它只能在进程和子程序中使用。
B.变量的赋值不是立即发生的，它需要有一个δ延时。
C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。
D.变量赋值的一般表达式为：
目标变量名<=表达式。
69.下列关于CASE语句的说法不正确的是B。
A.条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。
B.CASE语句中必须要有WHENOTHERS=>NULL；语句。
C.CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。
D.CASE语句执行必须选中，且只能选中所列条件语句中的一条。
70.VHDL中,为目标变量赋值符号是D。
A.=:
B.=C.<=D.:
=
71.在VHDL中,可以用语句D表示检测clock下降沿。
A.clock’eventB.clock’eventandclock=’1’C.clock=’0’D.clock’eventandclock=’0’
72.在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量，B事先声明。
A.必须B.不必C.其类型要D.其属性要
73.在VHDL中，语句”FORIIN0TO7LOOP”定义循环次数为A次。
A.8B.7C.0D.1
74.在VHDL中，PROCESS结构内部是由A语句组成的。
A.顺序B.顺序和并行C.并行D.任何
75.执行MAX+PLUSII的C命令，可以对设计的电路进行仿真。
A.CreatDefaultSymbolB.CompilerC.SimulatorD.Programmer
76.在VHDL中，PROCESS本身是C语句。
A.顺序B.顺序和并行C.并行D.任何
77.下面哪一个是VHDL中的波形编辑文件的后缀名B。
A.gdfB.scfC.sysD.tdf
78.在元件例化语句中，用D符号实现名称映射，将例化元件端口声明语句中的信号与PORTMAP（）中的信号名关联起来。
A.=B.:
=C.<=D.=>
79.在VHDL中，含WAIT语句的进程PROCESS的括弧中B再加敏感信号，否则则是非法的。
A.可以B.不能C.必须D.有时可以
80.在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是D。
A.综合B.编译C.仿真D.被高层次电路设计调用
81.在MAX+PLUSII工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为B。
A.编辑B.编译C.综合D.编程
82.VHDL文本编辑中编译时出现如下的报错信息
Error:
VHDLDesignFile“mux21”mustcontainanentityofthesamename
其错误原因是C。
A.错将设计文件的后缀写成.tdf而非.vhd。
B.错将设计文件存入了根目录，并将其设定成工程。
C.设计文件的文件名与实体名不一致。
D.程序中缺少关键词。
83.执行下列语句后Q的值等于D。
……
SIGNALE:
STD_LOGIC_VECTOR（2TO5）;
SIGNALQ:
STD_LOGIC_VECTOR（9DOWNTO2）;
……
E<=（2=>’0’,4=>’0’,OTHERS=>’1’）;
Q<=（2=>E
（2）,4=>E（3）,5=>’1’,7=>E（5）,OTHERS=>E（4））;
……
A．“11011011”B.“00110100”C.“11011001”D.“00101100”
84.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，D是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
D.综合是纯软件的转换过程，与器件硬件结构无关；
85.关于VHDL中的数字，请找出以下数字中数值最小的一个：
C
A.2#1111_1110#B.8#276#C.10#170#D.16#E#E1
86.以下对于进程PROCESS的说法，正确的是：
C。
A.进程之间可以通过变量进行通信B.进程内部由一组并行语句来描述进程功能
C.进程语句本身是并行语句D.一个进程可以同时描述多个时钟信号的同步时序逻辑
87.进程中的信号赋值语句，其信号更新是C。
A.按顺序完成；B.比变量更快完成；
C.在进程的最后完成；D.以上都不对。
88．关于VHDL中的数字，请找出以下数字中最大的一个：
A。
A．2#1111_1110#B.8#276#C.0#170#D.6#E#E1
89．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述B。
A．器件外部特性；B．器件的内部功能；C．器件的综合约束；
C．器件外部特性与内部功能。
90．下列标识符中，B是不合法的标识符。
A.State0B.9moonC.Not_Ack_0D.signal
91．在VHDL中，IF语句中至少应有1个条件句，条件句必须由C表达式构成。
A.BITB.STD_LOGICC.BOOLEAND.INTEGER
92.在VHDL中D不能将信息带出对它定义的当前设计单元。
A.信号B.常量C.数据D.变量
93.在VHDL中，为定义的信号赋初值，应该使用__D___符号。
A.=：
B.=C.:
=D.<=
94.在VHDL中，一个设计实体可以拥有一个或多个D
A.设计实体B.结构体C.输入D.输出
95.执行下列语句后Q的值等于A。
……
SIGNALE:
STD_LOGIC_VECTOR（2TO5）;
SIGNALQ:
STD_LOGIC_VECTOR（9DOWNTO2）;
E<=（2=>’1’,4=>’1’,OTHERS=>’0’）;
Q<=（2=>E
（2）,4=>E（3）,5=>’1’,7=>E（5）,OTHERS=>E（4））;……
A．“11011011”B.“00110100”C.“11011001”D.“00101100”
96.在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中是用B表示的。
A．小写字母和数字B.大写字母数字C.大或小写字母和数字D.全部是数字
97.执行MAX+PLUSII的A命令，可以为设计电路建立一个元件符号。
A．createdefaultsymbolB.simulatorC.compilerD.timinganalyzer
98.在VHDL中，条件信号赋值语句WHEN_ELSE属于C语句。
A．并行和顺序B.顺序C.并行D.不存在的
99.在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有C种逻辑值。
A．2B.3C.9D.8
100.一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为C。
A．设计输入B.设计输出C.设计实体D.设计结构
一、填空题（本大题共10小题，每空1分，共20分）
1．一般把EDA技术的发展分为MOS时代、CMOS时代和 ASIC三个阶段。
2．EDA设计流程包括 设计输入、设计实现、实际设计检验和 下载编程四个步骤。
3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。
4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。
5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。
6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。
7．以EDA方式设计实现的电路设计文件，最终可以编程下到FPGA 和CPLD芯片中，完成硬件设计和验证。
8．MAX+PLUS的文本文件类型是（后缀名）.VHD。
9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录。
10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。
二、选择题：
（本大题共5小题，每小题3分，共15分）。
11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C）
A.仿真器 B.综合器 C.适配器 D.下载器
12．在执行MAX+PLUSⅡ的（d）命令，可以精确分析设计电路输入与输出波形间的延时量。
A.Createdefaultsymbol B.Simulator
C.Compiler D.Timing Analyzer
13．VHDL常用的库是（A）
A.IEEE B.STD C.WORK D.PACKAGE
14．下面既是并行语句又是串行语句的是（ C）
A.变量赋值 B.信号赋值 C.PROCESS语句 D.WHEN…ELSE语句
15．在VHDL中，用语句（D ）表示clock的下降沿。
A.clock’EVENT B.clock’EVENT AND clock=’1’
C.clock=’0’ D.clock’EVENT AND clock=’0’
三、名词解释题:
（本大题共3题，每小题3分，共计9分）
16．EDA:
电子设计自动化
17．VHDL和FPGA:
超高速硬件描述语言 现场可编程门阵列
1.一个项目的输入输出端口是定义在（A ）1-5ACDCD6-10CCACA
A.实体中；.B.结构体中；C.任何位置；D.进程中。
2.MAXPLUS2中编译VHDL源程序时要求（ C ）
A.文件名和实体可以不同名；B.文件名和实体名无关；
C.文件名和实体名要相同；D.不确定。
3.VHDL语言中变量定义的位置是（ D）
A.实体中中任何位置；B.实体中特定位置；C.结构体中任何位置；D.结构体中特定位置。
4.可以不必声明而直接引用的数据类型是（ C）
A.STD_LOGIC；B.STD_LOGIC_VECTOR；C.BIT；D.ARRAY。
5.MAXPLUS2不支持的输入方式是（ D）
A 文本输入；.B.原理图输入；C.波形输入；D.矢量输入。
6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C）
A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；
C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
7.下面不属于顺序语句的是（ C ）
A. IF语句；B. LOOP语句；C.PROCESS语句；D.CASE语句。
8.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是（A ）
A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。
9.进程中的信号赋值语句，其信号更新是（ C）
A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。
10.嵌套使用IF语句，其综合结果可实现：
（ A）
A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。
一、选择题：
（20分）
1．下列是EDA技术应用时涉及的步骤：
A.原理图/HDL文本输入;B.适配;C.时序仿真;D.编程下载;E.硬件测试;F.综合
请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程：
A→___F___→___B__→____C___→D→___E____
2．PLD的可编程主要基于A.LUT结构或者B.乘积项结构：
请指出下列两种可编程逻辑基于的可编程结构：
FPGA基于____A_____
CPLD基于____B_____
3．在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
对于A.FPGAB.CPLD两类器件：
一位热码状态机编码方式适合于____A____器件；
顺序编码状态机编码方式适合于____B____器件；
4．下列优化方法中那两种是速度优化方法：
____B__、__D__
A.资源共享B.流水线C.串行化D.关键路径优化
单项选择题：
5．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___D___是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；
B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
D.综合是纯软件的转换过程，与器件硬件结构无关；
6．嵌套的IF语句，其综合结果可实现___D___。
A.条件相与的逻辑
B.条件相或的逻辑
C.条件相异或的逻辑
D.三态控制电路
7．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
D
A.idata<=“00001111”;
B.idata<=b”0000_1111”;
C.idata<=X”AB”;
D.idata<=B”21”;
8．在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D___。
A.ifclk’eventandclk=‘1’then
B.iffalling_edge（clk）then
C.ifclk’eventandclk=‘0’then
D.ifclk’stableandnotclk=‘1’then
9．请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于__C___
A.ROMB.CPLDC.FPGAD.GAL
二、EDA名词解释，（10分）
写出下列缩写的中文（或
升级会员 