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1、EDA技术实用教程考试复习题目全集全修订EDA技术实用教程考试复习题目全集(全修订)EDA技术与项目训练选择题1. 一个项目的输入输出端口是定义在 A 。 A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 2. 描述项目具有逻辑功能的是 B 。 A. 实体 B. 结构体 C. 配置 D. 进程 3. 关键字ARCHITECTURE定义的是 A 。A. 结构体 B. 进程 C. 实体 D. 配置 4. MAXPLUSII中编译VHDL源程序时要求 C 。A.文件名和实体可不同名 B.文件名和实体名无关 C. 文件名和实体名要相同 D. 不确定 5. 1987标准的VHDL语言对大小写是

2、 D 。 A. 敏感的 B. 只能用小写 C. 只能用大写 D. 不敏感 6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。 A. 必须以英文字母开头 B.可以使用汉字开头 C.可以使用数字开头 D.任何字符都可以 7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。 A. 下划线可以连用 B. 下划线不能连用 C. 不能使用下划线 D. 可以使用任何字符 8. 符合1987VHDL标准的标识符是 A 。 A. A_2 B. A+2 C. 2A D. 229. 符合1987VHDL标准的标识符是 A 。 A. a_2_3 B. a_2 C. 2_2_a D. 2a

3、 10. 不符合1987VHDL标准的标识符是 C 。 A. a_1_in B. a_in_2 C. 2_a D. asd_1 11. 不符合1987VHDL标准的标识符是 D 。 A. a2b2 B. a1b1 C. ad12 D. %50 12. VHDL语言中变量定义的位置是 D 。 A. 实体中中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置 13. VHDL语言中信号定义的位置是 D 。 A. 实体中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置14. 变量是局部量可以写在 B 。 A. 实体中 B. 进程中 C. 线粒

4、体 D. 种子体中 15. 变量和信号的描述正确的是 A 。 A. 变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是= D. 二者没有区别 16. 变量和信号的描述正确的是 B 。 A. 变量可以带出进程 B. 信号可以带出进程 C. 信号不能带出进程 D. 二者没有区别17. 关于VHDL数据类型，正确的是 C 。 A. 数据类型不同不能进行运算 B. 数据类型相同才能进行运算 C. 数据类型相同或相符就可以运算 D. 运算与数据类型无关 18. 下面数据中属于实数的是 A 。 A. 4.2 B. 3 C. 1 D. “11011” 19. 下面数据中属于位矢量的是 D 。A.

5、4.2 B. 3 C. 1 D. “11011” 20. ?关于VHDL数据类型，正确的是 B 。 A. 用户不能定义子类型 B. 用户可以定义子类型 C. 用户可以定义任何类型的数据 D. 前面三个答案都是错误的 21. 可以不必声明而直接引用的数据类型是 C 。 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三个答案都是错误的 22. STD_LOGIG_1164中定义的高阻是字符 D 。 A. X B. x C. z D. Z 23. STD_LOGIG_1164中字符H定义的是 A 。 A. 弱信号1 B. 弱信号0 C. 没有这个定义 D.

6、 初始值 24. 使用STD_LOGIG_1164使用的数据类型时 B 。 A.可以直接调用 B.必须在库和包集合中声明 C.必须在实体中声明 D. 必须在结构体中声明 25.? 关于转化函数正确的说法是 B 。 A. 任何数据类型都可以通过转化函数相互转化 B. 只有特定类型的数据类型可以转化 C. 任何数据类型都不能转化 D. 前面说法都是错误的 26. VHDL运算符优先级的说法正确的是 C 。 A. 逻辑运算的优先级最高 B. 关系运算的优先级最高 C. 逻辑运算的优先级最低 D. 关系运算的优先级最低 27. VHDL运算符优先级的说法正确的是 A 。 A. NOT的优先级最高 B.

7、 AND和NOT属于同一个优先级 C. NOT的优先级最低 D. 前面的说法都是错误的 28. VHDL运算符优先级的说法正确的是 D 。 A. 括号不能改变优先级 B. 不能使用括号 C. 括号的优先级最低 D. 括号可以改变优先级 29. 如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是 B 。 A. 0 B. 1 C. 2 D. 不确定 30.? 关于关系运算符的说法正确的是 C 。 A. 不能进行关系运算 B. 关系运算和数据类型无关 C. 关系运算数据类型要相同 D. 前面的说法都错误 31.? 转换函数TO_BITVECTOR(A)的功能是

8、 A 。 A. 将STDLOGIC_VECTOR转换为BIT_VECTOR B. 将REAL转换为BIT_VECTOR C. 将TIME转换为BIT_VECTOR D. 前面的说法都错误 32. ?VHDL中顺序语句放置位置说法正确的是 D 。 A.可以放在进程语句中 B. 可以放在子程序中 C. 不能放在任意位置 D. 前面的说法都正确 33. 不属于顺序语句的是 C 。 A. IF语句 B. LOOP语句 C. PROCESS语句 D. CASE语句 34. 正确给变量X赋值的语句是 B 。 A. X=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正确 35. EDA

9、的中文含义是 A 。 A. 电子设计自动化 B. 计算机辅助计算 C. 计算机辅助教学 D. 计算机辅助制造 36.? 可编程逻辑器件的英文简称是 D 。 A. FPGA B. PLA C. PAL D. PLD 37.? 现场可编程门阵列的英文简称是 A 。 A. FPGA B. PLA C. PAL D. PLD 38.? 基于下面技术的PLD器件中允许编程次数最多的是 C 。 A. FLASH B. EEROM C. SRAM D. PROM 39.? 在EDA中，ISP的中文含义是 B 。 A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 使用编程器烧写PLD芯片 40.?

10、 在EDA中，IP的中文含义是 D 。 A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 知识产权核41. EPF10K20TC144-4具有多少个管脚 A 。 A. 144个 B. 84个 C. 15个 D. 不确定 D. 程序中缺少关键词。68. 下列关于变量的说法正确的是 A 。A. 变量是一个局部量，它只能在进程和子程序中使用。B. 变量的赋值不是立即发生的，它需要有一个延时。C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。D. 变量赋值的一般表达式为：目标变量名NULL；语句。C. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现 。D

11、. CASE语句执行必须选中，且只能选中所列条件语句中的一条。70. VHDL中,为目标变量赋值符号是 D 。A. =: B. = C. = D.:=71. 在VHDL中,可以用语句 D 表示检测clock下降沿。A. clock event B. clock event and clock=1 C. clock=0 D. clock event and clock=072.在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量， B 事先声明。 A. 必须 B. 不必 C. 其类型要 D.其属性要73. 在VHDL中，语句”FOR I IN 0 TO 7 LOO

12、P ”定义循环次数为 A 次。A. 8 B. 7 C. 0 D.174. 在VHDL中，PROCESS结构内部是由 A 语句组成的。A. 顺序 B. 顺序和并行 C. 并行 D.任何75. 执行MAX+PLUSII的 C 命令，可以对设计的电路进行仿真。A.Creat Default Symbol B.Compiler C.Simulator D.Programmer76. 在VHDL中，PROCESS本身是 C 语句。A. 顺序 B.顺序和并行 C.并行 D.任何77. 下面哪一个是VHDL中的波形编辑文件的后缀名 B 。A. gdf B. scf C. sys D. tdf78. 在元件例

13、化语句中，用 D 符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP（）中的信号名关联起来。A. = B. := C. 79.在VHDL中，含WAIT语句的进程PROCESS的括弧中 B 再加敏感信号，否则则是非法的。A. 可以 B.不能 C. 必须 D. 有时可以80.在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是 D 。 A. 综合 B. 编译 C. 仿真 D.被高层次电路设计调用81.在MAX+PLUSII工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为 B 。A.

14、编辑 B. 编译 C. 综合 D. 编程82. VHDL文本编辑中编译时出现如下的报错信息Error: VHDL Design File “mux21” must contain an entity of the same name 其错误原因是 C 。A. 错将设计文件的后缀写成.tdf 而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。83. 执行下列语句后Q的值等于 D 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DO

15、WNTO 2);E0, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011” B. “00110100” C. “11011001” D. “00101100” 84. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， D 是错误的。A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定

16、的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关；85. 关于VHDL中的数字，请找出以下数字中数值最小的一个： C A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E#E186. 以下对于进程PROCESS的说法，正确的是： C 。A. 进程之间可以通过变量进行通信 B. 进程内部由一组并行语句来描述进程功能C. 进程语句本身是并行语句 D.一个进程可以同时描述多个时钟信号的同步时序逻辑87. 进程中的信号赋值语句，其信号更新是 C 。A.按顺序完成； B.比变量更快完成；C.在进程的

17、最后完成； D.以上都不对。88关于VHDL中的数字，请找出以下数字中最大的一个： A 。A2#1111_1110# B.8#276# C. 0#170# D.6#E#E189VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 B 。A器件外部特性； B器件的内部功能；C器件的综合约束；C器件外部特性与内部功能。90下列标识符中， B 是不合法的标识符。A. State0 B. 9moon C. Not_Ack_0 D. signal91在VHDL中，IF语句中至少应有1个条件句，条件句必须由 C 表达式构成。A. BIT B. STD_LOGIC C

18、. BOOLEAN D. INTEGER92. 在VHDL中 D 不能将信息带出对它定义的当前设计单元。A. 信号 B. 常量 C. 数据 D. 变量93.在VHDL中，为定义的信号赋初值，应该使用_D_ 符号。A. =： B. = C. := D. =94.在VHDL中，一个设计实体可以拥有一个或多个 D A. 设计实体 B. 结构体 C. 输入 D. 输出95. 执行下列语句后Q的值等于 A 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E1, 4=1, OTHERS=0);QE (

19、2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4); A “11011011” B. “00110100” C. “11011001” D. “00101100” 96. 在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中是用 B 表示的。 A 小写字母和数字 B. 大写字母数字 C.大或小写字母和数字 D. 全部是数字 97. 执行MAX+PLUSII的 A 命令，可以为设计电路建立一个元件符号。A create default symbol B. simulator C. compiler D. timing analyzer 98.

20、 在VHDL中，条件信号赋值语句WHEN_ELSE属于 C 语句。A 并行和顺序 B. 顺序 C. 并行 D. 不存在的 99. 在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有 C 种逻辑值。A 2 B. 3 C. 9 D. 8 100.一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为 C 。A 设计输入 B. 设计输出 C. 设计实体 D. 设计结构 一、填空题(本大题共10小题，每空1分，共20 分)1一般把EDA技术的发展分为MOS时代、CMOS时代和ASIC三个阶段。2EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个

21、步骤。3EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。4时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。5VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。6图形文件设计结束后一定要通过仿真，检查设计文件是否正确。7以EDA方式设计实现的电路设计文件，最终可以编程下到FPGA和CPLD 芯片中，完成硬件设计和验证。8MAX+PLUS的文本文件类型是（后缀名）.VHD。9在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录。10VHDL源程序的文件名应与实体名相同，否

22、则无法通过编译。二、选择题：(本大题共5小题，每小题3分，共15 分)。11 在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）A.仿真器 B.综合器 C.适配器 D.下载器12 在执行MAX+PLUS的（d ）命令，可以精确分析设计电路输入与输出波形间的延时量。A .Create default symbol B. SimulatorC. Compiler D.Timing Analyzer13VHDL常用的库是（A ）A. IEEE B.STD C. WORK D. PACKAGE14下面既是并行语句又是串行语句的是（C ）A.变量赋值 B.信号赋值 C.PROCESS语句 D

23、.WHENELSE语句15在VHDL中，用语句（D ）表示clock的下降沿。A. clockEVENT B. clockEVENT AND clock=1 C. clock=0 D. clockEVENT AND clock=0三、名词解释题:（本大题共3题，每小题3分，共计9分）16 EDA: 电子设计自动化17VHDL和FPGA: 超高速硬件描述语言 现场可编程门阵列1.一个项目的输入输出端口是定义在（A ）1-5 ACDCD 6-10 CCACAA. 实体中；.B. 结构体中；C. 任何位置；D. 进程中。2. MAXPLUS2中编译VHDL源程序时要求(C )A. 文件名和实体可以不

24、同名；B. 文件名和实体名无关；C. 文件名和实体名要相同；D. 不确定。3. VHDL语言中变量定义的位置是(D )A. 实体中中任何位置；B. 实体中特定位置；C. 结构体中任何位置；D. 结构体中特定位置。4.可以不必声明而直接引用的数据类型是(C )A. STD_LOGIC ；B. STD_LOGIC_VECTOR；C. BIT；D. ARRAY。5. MAXPLUS2不支持的输入方式是(D )A 文本输入；.B. 原理图输入；C. 波形输入；D. 矢量输入。6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是(C )A. FPGA全称为复杂

25、可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。7.下面不属于顺序语句的是(C )A. IF语句；B. LOOP语句；C. PROCESS语句；D. CASE语句。8. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是(A )A. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。9. 进程中的信号赋值语句，其信号更新是(C )A. 按顺序完成；B. 比变量更

26、快完成；C. 在进程的最后完成；D. 都不对。10. 嵌套使用IF语句，其综合结果可实现：(A )A. 带优先级且条件相与的逻辑电路；B. 条件相或的逻辑电路；C. 三态控制电路；D. 双向控制电路。一、选择题：（20分）1下列是EDA技术应用时涉及的步骤：A. 原理图/HDL文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：A _F_ _B_ _C_ D _E_2PLD的可编程主要基于A. LUT结构 或者 B. 乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于 _A

27、_CPLD 基于 _B_3在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于A. FPGA B. CPLD 两类器件：一位热码 状态机编码方式 适合于 _A_ 器件；顺序编码 状态机编码方式 适合于 _B_ 器件；4下列优化方法中那两种是速度优化方法：_B_、_D_A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化单项选择题：5综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_D_是错误的。A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B.

28、为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关；6嵌套的IF语句，其综合结果可实现_D_。A. 条件相与的逻辑B. 条件相或的逻辑C. 条件相异或的逻辑D. 三态控制电路7在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。DA. idata = “00001111”;B. idata = b”0000_1111”;C. idata = X”AB”;D. idata = B”21”;8在VHDL语言中，下列对时钟边沿检测描述中，错误的是_D_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then9请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于_C_ A. ROM B. CPLD C. FPGA D.GAL二、EDA名词解释，（10分）写出下列缩写的中文（或