通信原理实验一实验报告 CPLD 可编程数字信号发生器实训.docx

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通信原理实验一实验报告CPLD可编程数字信号发生器实训

南昌大学实验报告

学生姓名：

学号：

专业班级：

实验类型：

■验证□综合□设计□创新实验日期：

实验成绩：

实验一　CPLD可编程数字信号发生器实训

一、实验目的

1.熟悉各种时钟信号的特点及波形；

2.熟悉各种数字信号的特点及波形。

二、实验原理

1.CPLD可编程模块电路的功能及电路组成

（1）CPLD可编程模块（芯片位号：

U101）：

用来产生实验系统所需要的各种时钟信号和数字信号。

（2）CPLD可编程模块组成：

ALTERA公司的EPM7128（或Xilinx公司的XC95108）、编程下载接口电路（J101）和一块晶振（OSC1）。

（3）晶振：

产生系统内的16.384MHz主时钟。

2.各种信号的功用及波形

（1）CPLD型号为EPM7128由计算机编好程序从J101下载写入芯片，OSC1为晶体，频率为16.384MHz，经8分频得到2.048MHz主时钟。

（2）取样时钟、编码时钟、同步时钟、时序信号还将被接到需要的单元电路中。

（3）PN32kHz、PN2kHz伪随机码的码型均为111100010011010，不同的是码元宽度不一样，PN2kHz的码元宽度T＝1/2K＝0.5ms，PN32kHz的码元宽度T＝0.03125ms。

面板测量点与EPM7128各引脚信号对应关系如下：

TP101

TP102

TP103

TP104

TP105

TP106

TP107

TP108

TP109

TP110

TP111

TP112

TP113

TP114

TP115

TP116

TP117

TP118

TP119

2048kHz

1024kHz

512kHz

256kHz

128kHz

64K

32K

16K

PN32K

PN2K

自编

长0长1码

F80

主时钟方波

方波

32kHz伪随机码

2kHz伪随机码

自编码波形，波形由J102开关位置决定

码形为1、0连“1”与1、0连“0”码

绝对码输入

相对码输入

8K0时隙取样脉冲

U101EPM7128

11脚

10脚

9脚

8脚

6脚

5脚

4脚

81脚

80脚

79脚

77脚

76脚

75脚

74脚

73脚

70脚

69脚

68脚

12脚

3.CPLD可编程模块电路

图1CPLD可编程模块电路图

三、实验步骤

1.打开电源总开关，电源指示灯亮，系统开始工作；

2.用示波器测出下面所列各测量点波形，并对每一测量点的波形加以分析；

3.以下信号均由CPLD可编程器件EPM7128芯片编程产生并送往测量点。

（1）TP101

2048KHZ的时钟信号,用于PCM编码主时钟信号，该点波形为将来做识字程控交换实验打下基础。

（图2上）

（2）TP102

1024KHz的时钟信号，作为PSK调制模块中产生载频信号用。

（图2下）

图2

（3）TP103

512Hz的时钟信号。

（图3上）

（4）TP104

256KHz的时钟信号。

（图3下）。

图3

（5）TP105

128KHz的时钟信号，作FSK调制模块中产生载波信号。

（图4上）

（6）TP106

64KHz的时钟信号，作为FSK调制模块中产生载波信号。

（图4下）

图4

（7）TP107（图5上）

32KHz的时钟信号，可用于观察32KHZ伪随机码眼图使用。

（8）TP108（图5下）

16KHz的时钟信号，抽样定理实验中抽样时钟信号。

图5

（9）TP109（图6上）

8KHz的时钟信号。

（10）TP110（图6下）

4KHz的时钟信号。

图6

（11）TP111（图7上）

2KHz的时钟信号。

（12）TP112（图7下）

1KHz的时钟信号。

图7

（13）TP113

15位的伪随机序列码，码元速率32Kb/S，码型为111100010011010。

该波形用来输岀到PSK调制等模块单元，作为数字基带信号。

（图8）

图8

（14）TP114

15位的伪随机序列码，码元速率2Kb/S，码型为111100010011010。

该波形用来输岀到FSK调制模块单元，作为FSK调制的数字基带信号（默认PN2KHz）。

（图9）

图9

（15）TP119

8KHZ窄带脉冲信号，用于PCM实验中的脉冲时钟信号。

（图10）

图10

4.测量点输出的理想波形及比较

图11CPLD可编程模块产生的部分信号理想波形示意图

四、实验内容

1.部分测量点波形

图12TP106方波

图13TP111方波

图14TP11332Kb/s伪随机码

图15TP119窄脉冲

2.电路Multisim仿真

图16TP113--15位的伪随机序列码产生仿真电路

图17TP113--15位的伪随机序列码产生电路波形

图181024KHz~8KHz时钟分频信号产生电路

图19分频信号波形

（1）

逻辑分析仪内部时钟频率：

2MHz

QA=1024KHz

QB=512KHz

QC=256KHz

QD=128KHz

图20分频信号波形

（2）

逻辑分析仪内部时钟频率：

120KHz

QE=64KHz

QF=32KHz

QG=16KHz

QH=8KHz

五、实验设备与器件

图21CPLD可编程数字信号发生器模块

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