触发器与时序逻辑电路.docx

资源描述

触发器与时序逻辑电路.docx

《触发器与时序逻辑电路.docx》由会员分享，可在线阅读，更多相关《触发器与时序逻辑电路.docx（75页珍藏版）》请在冰豆网上搜索。

触发器与时序逻辑电路.docx

触发器与时序逻辑电路

11-1。

图中S为置1输入端，R为置0输入端，都是低Q的状态作为触发器的状态。

图11-1与非门组成的基本

亠n+1

—n出

11-1基本RS触发器的真值表

RS触发器

第11章触发器与时序逻辑电路

组合电路的输出仅与输入有关，而时序电路的输出不仅与输入有关而且与电路原来的状态有关。

组成数字电路的重要单元电路是触发器（Flip-Flop）。

本章首先介绍触发器和同步时序电路的分析，然后介绍寄存器、计数器等常用集成时序电路，最后对异步时序电路的分析也给予了简单介绍。

11.1触发器

11.1.1基本RS触发器

0和1。

按结构的不同可分为，没有时钟控

触发器有两个稳定的状态，可用来表示数字制的基本触发器和有时钟控制的门控触发器。

基本RS触发器是组成门控触发器的基础，一般有与非门和或非门组成的两种，以下介绍与非门组成的基本RS触发器。

1•电路结构与符号图用与非门组成的RS触发器见图电平有效，Q、Q为输出端，一般以

2•工作原理与真值表

（1）当R=0,S=1时，因R=0,G2门的输出端Q=1,G1门的两输入为1,因此G1门的输出端Q=0。

（2）当R=1,S=0时，因S=0,G1门的输出端Q=1,G2门的两输入为1，因此G2门的输出端Q=0。

（3）当R=1,S=1时，G1门和G2门的输出端被它们的原来状态锁定，故输出不变。

（4）当R=0,S=0时，则有Q=Q=1。

若输入信号S=0,R=0之后出现S=1,R=1,则输出状态不确定。

因此S=0,R=0的情况不能出现，为使这种情况不出现，特给该触发器

加一个约束条件SR=1。

由以上分析可得到表

称为现态。

同时，也可用

11-1所示真值表。

这里Qn表示输入信号到来之前Q的状态，一般

Qn+1表示输入信号到来之后Q的状态，一般称为次态。

3.时间图

时间图也称为波形图，用时间图也可以很好的描述触发器，时间图分为理想时间图和实际时间图，理想时间图是不考虑门电路延迟的时间图，而实际时间图考虑门电路的延迟时间。

11-2。

图11-2RS触发器的理想时间图

由与非门组成的RS触发器理想时间图见图

图11-3门控RS触发器

由此可得到门控SR触发器的真值表如表11-2

11.1.2门控触发器

在数字系统中，为了协调一致地工作，常常要求触发器有一个控制端，在此控制信号的作用下，各触发器的输出状态有序地变化。

具有该控制信号的触发器称为门控触发器。

门控触发器按触发方式可分为电位触发、主从触发和边沿触发三类；按逻辑功能可分为RS触发

器、D触发器、JK触发器、T触发器等四种类型。

触发器的重点是它的逻辑功能和触发方式。

1•门控RS触发器

（1）电路结构与符号图

门控RS触发器见图11-3。

图中C为控制信号，也称为时钟信号，记为CP。

当门控信号C为1时，RS信号可以通过G3,G4门，这时的门控触发器就是与非门结构的RS触发器，当门控信号为0时，RS信号被封锁。

（2）真值表

由图11-3可见，C=1时S、R的作用

正好与基本SR触发器中的S、R的作用相反，

所示。

Qn+

不允许

注意，对于门控RS触发器，输入端S、R不可同时为1,或者说SR=0为它的约束条件。

（3）特性表

根据以上分析可见触发器的次态Qn+1不仅与触发器的输入S、R有关，也与触发器的现

态Qn有关。

触发器的次态Qn+1与现态Qn以及输入S、R之间的真值表称为特性表。

由表11-2

门控RS触发器的真值表可得到其特性表，其表如表11-3所示。

（4）特性方程

触发器的次态Qn+1与现态Qn以及输入SR之间的关系式称为特性方程。

由特性表可得

门控RS触发器的特性方程为：

Qn1二SRQn

RS=0（约束条件）。

2.门控D触发器

把门控RS触发器作成图11-4的形式，有S=D,R二D，将这两式代入Qn^SRQn,得到其特性方程为：

Qn1二DDQn=D+DQn=D

该形式的触发器称为D触发器或D锁存器。

图11-4D触发器

RS触发器相比较

JK触发器的特性方程为:

二jQn+KQn

3.门控JK触发器

S=JQ,R=KQ。

将S=JQ,

门控JK触发器的电路如图11-5所示，与门控

R=KQ代入门控RS触发器的特性方程后得到门控Qn+

同时我们也可以看到JK触发器不需要约束条件，它的真值表如表11-4所示。

Q，+l

表11-4JK触发器的真值表

4•门控T触发器

图11-6所示电路，是由门控JK触发器组成的门控特性方程得到T触发器特性方程为：

T触发器。

令J=K=T代入JK触发器

Qn1二TQnTQn

所谓T触发器就是有一个控制信号T,当T信号为1时，触发器在时钟脉冲的作用下不断的翻转，而当T信号为0时，触发器状态保持不变的一种电路。

图11-6T触发器

11.1.3主从触发器

主从触发器由两个门控触发器组成，接收输入信号的门控触发器称为主触发器，提供输出信号的触发器称为从触发器。

下面介绍主从RS触发器、主从D触发器和主从JK触发器。

1.主从RS触发器

（1）电路结构与工作原理

电路结构与逻辑符号见图11-7。

主从RS

触发器由两级与非结构的门控RS触发器串联

组成，各级的门控端由互补时钟信号控制。

当时钟信号CP=1时，主触发器控制门信号为高电平，R，S信号被锁存到Qm端，从触发器由于门控信号为低电平而被封锁；

当时钟信号CP=0时，主触发器控制门信号为低电平而被封锁，从触发器的门控信号为高电平，号。

（2）特性方程

从以上分析可见，主从RS触发器的输出Q与输入R、S之间的逻辑关系仍与可控RS触发器的逻辑功能相同，只是R、S对Q的触发分两步进行，时钟信号CP=1时，主触发器接

收R、S送来的信号；时钟信号CP=0时，从触发器接受主触发器的输出信号。

故主从触发器的特性方程仍为：

11-7主从RS触发器结构与逻辑符号

所以从触发器接受主触发器的输出信

约束条件为:

Qn1=SRQn

SR=0

2.主从D触发器

（1）结构与工作原理

使用两个D锁存器可以构成一个主从分别由CP信号门控，当CP=0时，主D门被打开。

（2）特性方程

与主从RS触发器类似，主从D触发器使用两个D锁存器构成，只是改变了触发器的触发方式，并没有改变其功能，故其特性方程任为：

D触发器，见结构与逻辑符号图11-8,两个锁存器锁存器控制门被打开，当CP=1时从D锁存器控制

FF1

FF2

11-8主从D触发器的结构和逻辑符号

图

器如图

Q=D

3.主从JK触发器

（1）结构与符号图

主从RS触发器加二反馈线组成的主从

11-9所示。

特性方程

JK触发

S=JQn,K=RQn,代入主从RS触发器的特性

方程后得到主从JK触发器的特性方程为:

11-9主从JK触发器结构与逻辑符号

Qn1=JQnKQn

图11-10维持阻塞D触发器

11.1.4边沿触发器

主从触发器需要时钟的上升沿和下降沿才能正常的工作，下面我们介绍一种只需要时钟上升沿（或下降沿）就能工作的触发器，这就是边沿触发器。

RS、D、JK

边沿触发器从类型上可分为等，从结构上分为维持阻塞边沿触发触发器、利用传输延迟时间的边沿触发器等。

1.维持阻塞D触发器

（1）电路结构与符号图图11-10是维持阻塞D触发器的电路和逻辑符号图。

图11-10中G1和G2组成基本RS触发器，G3和G4组成门控电路，G5和G6组成数据输入电路。

2.工作原理和特性方程

在CP=O时，G3和G4两个门被关闭，它们的输出G3OUT=1,G4OUT=1,所以D无论

怎样变化，D触发器保持输出状态不变。

但数据输入电路的G5OUT=D，G6OUT=D。

CP上升沿时，G3和G4两个门被打开，它们的输出只与CP上升沿瞬间D的信号有关。

当D=0时，使G5out=1，G6out=0，G3out=0，G4out=1，从而Q=0。

当D=1时，使G5OUT=0，G6OUT=1，G3OUT=1，G4OUT=0，从而Q=1。

在CP=1期间，若Q=0，由于（3）线（又称置0维持线）的作用，仍使，G3OUT=0，由

于（4）线（又称置1阻塞线）的作用，仍使G5out=1，从而触发器维持不变。

在CP=1期间，若Q=1，由于

（1）线（又称置1维持线）的作用，仍使G4out=0，由于

（2）线（又称置0阻塞线）的作用，仍使G3out=1，从而触发器维持不变。

维持阻塞D触发器的特性方程与主从D触发器的相同。

2.利用传输延迟时间的边沿触发器

图11-11利用传输延迟时间的JK边沿触发器

利用传输延迟时间的JK边沿触发器的电路与逻辑符号见图11-11。

由图可以看出，Gi、

G3、G4和G2、G5、G6组成RS触发器，与非门G7和G8组成输入控制门，而且G7和G8门的延迟时间比RS触发器长。

触发器置1过程：

（设触发器初始状态

Q=0，Q=1，J=1，K=0。

）

当CP=0时，门G3OUT=0、G6OUT=0、G70UT=1和G8OUT=1，G40UT=1和G5OUT=0，RS触发器输出保持不变。

当CP=1时，门G3与G6解除封锁，接替G4与G5门的工作，保持RS触发器输出不变，

经过一段延迟后G7OUT二JQCP=0和G8OUT=KQCP=1。

当CP下降沿到来时，首先G3out二CPQ=0G40UT=CPQ=0,而G7out和

G8OUT=1的状态由于G7和G8存在延迟时间暂时不会改变，这时会出现暂短的G3OUT=0，

G4OUT的状态，使Q=G1OUT=10随后使G5OUT=1，Q~G2OUT-0，G3OUT，G4OUT。

经过暂短的延迟之后，G7Out■和G8Out"，但是对RS触发器的状态已无任何影响，

同时由于CP=0将G7和G8即使J和K发生变化对触发器也不会有任何影响。

触发器置0过程：

由于触发器对称，所以触发器置0过程同置1过程基本相同。

11.1.5集成触发器

实际中有很多种集成触发器，下面介绍几种。

1.四RS触发器74279

图11-12是4RS触发器74279的符号图。

表11-5是它的特性表。

该触发器就是基本RS触发器，但是有两个与逻辑的置1输入端。

输入信号低电平置位

和复位。

其中左图是流行符号，右图是IEEE符号。

16条，输入端加有箝位二极管。

该触发器输出互补信号，有多种封装形式，外引线为

仝

紗咚R

1、

42*

-R~

S11

SN74LS279A

图11-12RS触发器74279的符号图

2.7474上升沿触发的双D触发器

7474是常用的D触发器。

它的符号见图它的特性表见表11-6。

PRE

卜CLKQ

CLR

SC1

“62

、6

亠

SN74LS74A

图11-137474的符号

11-5四

RS触发器74279

特性表

输

入

输出

Si&S2

保持

置1

置0

不允许

11-13,

其中左

图是流行符号,

右图

是IEEE号。

表1

1-6边沿D触发器的特性

生表

输

入

输出

ECLR

CLK

0预置1

1预置0

lllega

l非法

1置0

0置1

Q0保持

3.双JK触发器7473

7473是常用的JK触发器。

它的符号见图

11-14，它的特性表见表11-7。

SN74LS73ASN74LS73A

图11-147473的符

输

入

输

出

CLR

CLK

清0

石

保持

置0

置1

翻转

表11-77473特性表

6.触发器的触发方式及使用中注意的问题

所谓触发器的触发方式是指触发器在控制脉冲的什么阶段（上升沿、下降沿和高或低电平期间）接收输入信号改变状态。

门控触发器是在门控脉冲的高电平期间接收输入信号改变状态，故为电平触发方式。

门控触发器存在的问题是“空翻”，所谓空翻就是在一个控制信号期间触发器发生多于一次的翻转，比如，门控T触发器在控制信号为高电平期间不停的翻转。

这种触发器是不能构成计数器的。

主从触发器是在门控脉冲的一个电平期间主触发器接收信号；另一个电平期间从触发器改变状态，故为主从触发方式。

这种触发器存在的问题是主触发器接收信号期间，如果输入信号发生改变，将使触发器状态的确定复杂化，故在使用主从触发器时，尽可能别让输入信号发生改变。

边沿触发器是在门控脉冲的上升沿或下降沿接收输入信号改变状态，故为边沿触发方式。

这种触发器的触发沿到来之前，输入信号要稳定地建立起来，触发沿到来之后仍需保持一定时间，也就是要注意这种触发器的建立时间和保持时间。

另外，要注意同一功能的触发器触发方式不同，即使输入相同输出也不相同。

11.2同步时序电路分析

在时序电路中所有存储电路的状态都是在同一时钟信号作用下发生变化的时序电路称为同步时序电路。

若时序电路中存储电路的状态不是在同一时钟信号作用下变化的时序电路称为异步时序电路。

11.2.1同步时序电路分析步骤

所谓同步时序电路分析就是从时序电路逻辑图，得出状态方程、状态图、时序图、状态表等，并由此得到该时序电路得功能。

分析步骤如下：

（1）观察时序电路的输入、输出和状态变量；

（2）写各个触发器的驱动方程（又称为激励方程、控制方程和输入方程）；

（4）写出时序电路的输出方程（利用组合电路的分析能力）；

（5）把驱动方程代入触发器的特性方程，得到时序电路的状态方程；

（6）由时序电路的状态方程和输出方程构造状态表、状态图；

（7）如果电路不是很复杂，画一个时间图。

在一个分析过程中上述步骤并不是每一步都需要，而是按照题目情况，灵活处理。

11.2.2同步时序电路分析举例

图11-15例11-1的电路

（2）驱动方程

驱动方程是触发器的输入信号的逻辑

表达式:

D=xQ亠xQ

（3）状态方程

将触发器的驱动方程代入特性方程所得到的方程称为状态方程

Qn+=D=xQ+xQ

（4）输出方程z=xQ

（5）状态表

该表类似组合电路中的真值表。

将输入变量、现态变量，次态变量和输出变量纵向排列画成一个表，该表称为状态表，见表11-8

输入

现态

次态

输出

Qn+

表11-8例11-1的状态表

1/0

1/1

图11-16例11-1的状态图

（6）状态图

状态图又称为状态转换图，它是用图形的方式描述现态、次态、输入和输出之间的关系。

它的画法是使用圆圈中的数字或字母表示时序电路的状态，使用箭头表示状态变化并且在箭

头上标记有输入变量x和输出变量乙标记时将输入变量x与输出变量z用斜杠隔开。

图11-16

为例11-1的状态图。

例11-2试写出图

11-17所示电路的驱动方程、状态方程、输出方程并画出状态表、状态

图。

解：

（1）观察变量

输入变量x;输出变量z;状态变量Q1,Q2

（2）驱动方程

J1二xQ2K1二x

J2二xK2二xQ1

（3）状态方程_

Q1n1J1Q1K1Q1=（xQ2）Q1（x）Q1

Q2—262K2Q1=（x）Q2（xQJQ2

（4）输出方程

z=xQ22

（5）状态表

由状态方程和输出方程有表11-9所示的状态表。

（6）状态图

图11-17例11-2的电路

11-18例11-2的状态图

输人

现态

次态

输出

Q1Q2

Qn4Q：

y1y2

表11-9例11-2的状态表

12345678

图11-19例11-2的时间图

（7）时间图

若x=0011110,触发器初始状态图。

11.3寄存器与移位寄存器

Q1=1，Q2=0。

则可以做出该电路如图

11-19所示的时间

11.3.1寄存器

寄存器由多个锁存器或触发器组成，用于存储一组二进制信号，是数字系统中常用的器件。

以下介绍几种常用的集成器。

1.4位D型锁存器7475

7475是锁存器结构的寄存器，由4位D锁存器构成，在使能信号

信号D，该锁存器的流行符号与IEEE符号见图

C的控制下锁存输入

11-20（1/2芯片），功能见表11-10。

.1D

1C,2C

'2D

SN74LS75

-1

J14

SN74LS75

图11-20

7475的流行符号与IEEE符号

输入

输出

说明

存0

存1

保持

表11-107475功能表

7475内部结构图，从7475

它是用门控D锁存器组成，

图11-21是

的内部结构来看，

两个锁存器一组，共用一个门控信号，因此在门控信号C高电平期间，输出端Q的状态随D端变化，当门控信号C变成低电平之后，Q端状态保持不变。

注意这里C是电位信号。

2.寄存器74175

74175是触发器结构的数据寄存器，具有4个数据输入端、公共清除端和时钟端，输出

具有互补结构。

它的流行符号和IEEE符号如图

图11-23是74175的内部结构图，它是由位维持阻塞D触发器组成，当脉冲正沿到来时，D信号被送到Q端输出。

注意74175输出端只在时钟脉冲上升沿时随输入信号D

化；而7475只要门控端是高电平输出端就随端的变化而变化。

在脉冲的作用下四位信号同时输入称为并行输入，在脉冲的作用下四位信号同时输出称为并行输出。

11-22所示，功能见表

11-11。

表11-1174175功能表

输入

CLRCLKD

输出

说明

清0

置1

置0

保持

CLK

图11-2374175内部结构逻辑图

3.寄存器74273

74273是触发器结构的寄存器，具有公共清除端和时钟端的8D触发器，在时钟CLK正

沿，Q端接收D端输入的数据。

该芯片常用在单片机系统中锁存数据信号等。

符号见图11-24,

功能见表11-12。

CLR

JCLK

SN74273

1~°

AC1

□_

输入

输出

说明

CLRCLKD

0xx

清0

1f1

置1

1f0

置0

10x

保持

表11-1274273功能表

SN74273

图11-24寄存器74273流行符号与IEEE符号

以上寄存器电路，由于电路的结构不同动作特点也不同。

使用时一定注意控制信号是

电位还是脉冲。

11.3.2移位寄存器

1.移位寄存器框图

在时种信号的控制下，所寄存的数据依次向左（由低位向高位）或向右（由高位向低位）移位的寄存器称为移位寄存器。

根据移位方向的不同，有左移寄存器、右移寄存器和双向寄存器之分。

移位寄存器的原理图如图11-25所示。

图11-25移位寄存器框图

一般移位寄存器具有如下全部或部分输入输出端：

并行输入端：

寄存器中的每一个触发器输入端都是寄存器的并行数据输入端。

并行输出端：

寄存器中的每一个

展开阅读全文